JPH06120223A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06120223A JPH06120223A JP4283440A JP28344092A JPH06120223A JP H06120223 A JPH06120223 A JP H06120223A JP 4283440 A JP4283440 A JP 4283440A JP 28344092 A JP28344092 A JP 28344092A JP H06120223 A JPH06120223 A JP H06120223A
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- JP
- Japan
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- wiring
- functional block
- power supply
- ground
- semiconductor integrated
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 機能ブロック構成の半導体集積回路装置にお
いて、機能ブロック内に設けた複数の素子の素子間整合
の劣化を防止し、かつ複数の機能ブロックを接続する電
源配線及び接地配線における配線領域の縮小を可能にす
る。 【構成】 機能ブロック１の両側部に電源配線ＶＣＣと
接地配線ＧＮＤを有し、かつ機能ブロック内の素子Ｑ１
〜Ｑ６，Ｒ１〜Ｒ４を素子配線２により電源配線及び接
地配線に接続する半導体集積回路装置において、電源配
線と接地配線を任意の幅寸法の直線形状に形成するとと
もに、機能ブロック内の素子を接続する素子配線をこれ
ら電源配線と接地配線の各１点において接続する。
いて、機能ブロック内に設けた複数の素子の素子間整合
の劣化を防止し、かつ複数の機能ブロックを接続する電
源配線及び接地配線における配線領域の縮小を可能にす
る。 【構成】 機能ブロック１の両側部に電源配線ＶＣＣと
接地配線ＧＮＤを有し、かつ機能ブロック内の素子Ｑ１
〜Ｑ６，Ｒ１〜Ｒ４を素子配線２により電源配線及び接
地配線に接続する半導体集積回路装置において、電源配
線と接地配線を任意の幅寸法の直線形状に形成するとと
もに、機能ブロック内の素子を接続する素子配線をこれ
ら電源配線と接地配線の各１点において接続する。
Description
【０００１】
【産業上の利用分野】本発明はアナログ回路の半導体集
積回路装置に関し、特にコンピュータによる自動配置配
線に使用される機能ブロックの構成に関する。
積回路装置に関し、特にコンピュータによる自動配置配
線に使用される機能ブロックの構成に関する。
【０００２】
【従来の技術】近年の大規模アナログ集積回路では、設
計期間の短縮、及び設計の標準化を図るため、数十素子
の回路素子を１つの機能ブロック単位とし、各機能ブロ
ックの配置配線をコンピュータにより行っている。この
ような自動配置配線に用いる従来の機能ブロックは、図
３に示すように矩形領域である機能ブロック枠１Ａの上
辺と底辺に、その一部を素子電極と同じメタル配線層に
よって形成した電源配線ＶＣＣと接地配線ＧＮＤを有し
ている。これらの配線の両端にはそれぞれ外部端子１１
〜１４が設けられる。また、機能ブロック内のレイアウ
ト設計は、所望の回路素子に応じたトランジスタＱ１〜
Ｑ６や、抵抗Ｒ１〜Ｒ４等を選択し、予め定められた機
能ブロック枠１Ａの矩形領域に収まるように各素子の配
置と、素子配線２による配線を行っている。なお、この
機能ブロックで構成される回路の等価回路を図２に示
す。
計期間の短縮、及び設計の標準化を図るため、数十素子
の回路素子を１つの機能ブロック単位とし、各機能ブロ
ックの配置配線をコンピュータにより行っている。この
ような自動配置配線に用いる従来の機能ブロックは、図
３に示すように矩形領域である機能ブロック枠１Ａの上
辺と底辺に、その一部を素子電極と同じメタル配線層に
よって形成した電源配線ＶＣＣと接地配線ＧＮＤを有し
ている。これらの配線の両端にはそれぞれ外部端子１１
〜１４が設けられる。また、機能ブロック内のレイアウ
ト設計は、所望の回路素子に応じたトランジスタＱ１〜
Ｑ６や、抵抗Ｒ１〜Ｒ４等を選択し、予め定められた機
能ブロック枠１Ａの矩形領域に収まるように各素子の配
置と、素子配線２による配線を行っている。なお、この
機能ブロックで構成される回路の等価回路を図２に示
す。
【０００３】
【発明が解決しようとする課題】このような従来の半導
体集積回路装置では、カレントミラー回路を構成してい
るトランジスタＱ１とトランジスタＱ２のエミッタ配線
が電源配線に対し共通インピーダンスを持つように接続
されているが、各エミッタ配線がそれぞれ個別に電源配
線ＧＮＤの異なる位置に接続されているため、この機能
ブロックに対して他の機能ブロックを接続したような場
合に、他の機能ブロックの電流によって各エミッタ配線
の電流に差が生じ、素子間の整合が劣化されることがあ
る。
体集積回路装置では、カレントミラー回路を構成してい
るトランジスタＱ１とトランジスタＱ２のエミッタ配線
が電源配線に対し共通インピーダンスを持つように接続
されているが、各エミッタ配線がそれぞれ個別に電源配
線ＧＮＤの異なる位置に接続されているため、この機能
ブロックに対して他の機能ブロックを接続したような場
合に、他の機能ブロックの電流によって各エミッタ配線
の電流に差が生じ、素子間の整合が劣化されることがあ
る。
【０００４】また、図４のように複数個の機能ブロック
Ａ〜Ｇを配列して電源配線ＶＣＣと接地配線ＧＮＤを接
続した半導体集積回路装置１０を構成した場合、各機能
ブロック列に流し得る回路電流の合計値はボンディング
パッドＰＤに最も近い機能ブロックＡ，Ｄの配線幅で制
限される。このため、機能ブロックＡ，Ｄで接地配線の
電流容量が不足する場合には、図３における接地配線１
２の配線の最小幅（この例では接地配線ＧＮＤを中間で
スルーホール４により接続している２層配線３の幅）を
広げる等の設計の変更が必要とされ、或いは機能ブロッ
クＡの接地配線ＧＮＤのように単独でボンディングパッ
ド近傍まで配線することになり、配線領域が増大する要
因になっていた。本発明の目的は、機能ブロック内の素
子間整合の劣化を防止し、かつ電源及び接地配線におけ
る配線領域の縮小を可能にした半導体集積回路装置を提
供することにある。
Ａ〜Ｇを配列して電源配線ＶＣＣと接地配線ＧＮＤを接
続した半導体集積回路装置１０を構成した場合、各機能
ブロック列に流し得る回路電流の合計値はボンディング
パッドＰＤに最も近い機能ブロックＡ，Ｄの配線幅で制
限される。このため、機能ブロックＡ，Ｄで接地配線の
電流容量が不足する場合には、図３における接地配線１
２の配線の最小幅（この例では接地配線ＧＮＤを中間で
スルーホール４により接続している２層配線３の幅）を
広げる等の設計の変更が必要とされ、或いは機能ブロッ
クＡの接地配線ＧＮＤのように単独でボンディングパッ
ド近傍まで配線することになり、配線領域が増大する要
因になっていた。本発明の目的は、機能ブロック内の素
子間整合の劣化を防止し、かつ電源及び接地配線におけ
る配線領域の縮小を可能にした半導体集積回路装置を提
供することにある。
【０００５】
【課題を解決するための手段】本発明は、機能ブロック
の両側部に設ける電源配線と接地配線を任意の幅寸法の
直線形状に形成するとともに、機能ブロック内の素子を
接続する素子配線をこれら電源配線と接地配線の各１点
において接続した構成とする。
の両側部に設ける電源配線と接地配線を任意の幅寸法の
直線形状に形成するとともに、機能ブロック内の素子を
接続する素子配線をこれら電源配線と接地配線の各１点
において接続した構成とする。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の機能ブロックの平面図、
図２はその等価回路図である。図１において、機能ブロ
ック枠１の矩形領域内にＰＮＰトランジスタＱ１，Ｑ２
と、ＮＰＮトランジスタＱ３〜Ｑ６、及び抵抗体Ｒ１〜
Ｒ４を配置する。また、機能ブロック枠１の上下にはそ
れぞれ電源配線ＶＣＣと接地配線ＧＮＤを直線状に配設
する。そして、各素子は素子配線２により相互に接続さ
れて図２の等価回路を構成するが、この素子配線２に
は、電源配線ＶＣＣや接地配線ＧＮＤと同一のメタル配
線層が用いられる。なお、回路構成によっては２層メタ
ル配線が用いられる場合があり、この実施例でも一部を
２層配線３で構成している。また、前記電源配線ＶＣＣ
と接地配線ＧＮＤの両端にはそれぞれ外部端子１１，１
２と１３，１４が設けられる。
る。図１は本発明の一実施例の機能ブロックの平面図、
図２はその等価回路図である。図１において、機能ブロ
ック枠１の矩形領域内にＰＮＰトランジスタＱ１，Ｑ２
と、ＮＰＮトランジスタＱ３〜Ｑ６、及び抵抗体Ｒ１〜
Ｒ４を配置する。また、機能ブロック枠１の上下にはそ
れぞれ電源配線ＶＣＣと接地配線ＧＮＤを直線状に配設
する。そして、各素子は素子配線２により相互に接続さ
れて図２の等価回路を構成するが、この素子配線２に
は、電源配線ＶＣＣや接地配線ＧＮＤと同一のメタル配
線層が用いられる。なお、回路構成によっては２層メタ
ル配線が用いられる場合があり、この実施例でも一部を
２層配線３で構成している。また、前記電源配線ＶＣＣ
と接地配線ＧＮＤの両端にはそれぞれ外部端子１１，１
２と１３，１４が設けられる。
【０００７】ここで、前記ＰＮＰトランジスタＱ１，Ｑ
２は図２の回路におけるカレントミラー回路を構成して
おり、各トランジスタＱ１，Ｑ２は隣接配置され、各々
のトランジスタのエミッタに接続される電源配線は抵抗
体Ｒ１の電源端と共に素子配線２で合一化され、その上
で電源配線ＶＣＣに対して外部端子１１，１２間の１点
で接続される。また、抵抗体Ｒ２〜Ｒ４の接地端も同一
の素子配線２で合一化され、スルーホール４と２層メタ
ル配線３を介して１点で接地配線ＧＮＤの外部端子１
３，１４の間に接続される。
２は図２の回路におけるカレントミラー回路を構成して
おり、各トランジスタＱ１，Ｑ２は隣接配置され、各々
のトランジスタのエミッタに接続される電源配線は抵抗
体Ｒ１の電源端と共に素子配線２で合一化され、その上
で電源配線ＶＣＣに対して外部端子１１，１２間の１点
で接続される。また、抵抗体Ｒ２〜Ｒ４の接地端も同一
の素子配線２で合一化され、スルーホール４と２層メタ
ル配線３を介して１点で接地配線ＧＮＤの外部端子１
３，１４の間に接続される。
【０００８】したがって、カレントミラー回路を構成す
るトランジスタＱ１，Ｑ２は、エミッタ配線が素子配線
２により一点で電源配線ＶＣＣに接続されるため、機能
ブロックの配置如何にかかわらず、他の機能ブロックの
電流による整合性が劣化されることはない。また、電源
配線ＶＣＣと接地配線ＧＮＤは直線形状をしているた
め、機能ブロックの外側に向けて配線幅を任意に広げる
ことが可能となり、電気容量等の配線設計が容易とな
る。
るトランジスタＱ１，Ｑ２は、エミッタ配線が素子配線
２により一点で電源配線ＶＣＣに接続されるため、機能
ブロックの配置如何にかかわらず、他の機能ブロックの
電流による整合性が劣化されることはない。また、電源
配線ＶＣＣと接地配線ＧＮＤは直線形状をしているた
め、機能ブロックの外側に向けて配線幅を任意に広げる
ことが可能となり、電気容量等の配線設計が容易とな
る。
【０００９】
【発明の効果】以上説明したように本発明は、機能ブロ
ックの両側部に設ける電源配線と接地配線を任意の幅寸
法の直線形状に形成するとともに、機能ブロック内の素
子を接続する素子配線をこれら電源配線と接地配線の各
１点において接続しているので、他の機能ブロックの電
流による整合性の悪化が改善されると共に、電源配線と
接地配線の幅を機能ブロックの外側へ任意に拡張してそ
の容量が増大できるので、配線の設計が容易となり、機
能ブロックの流用性も高くなるという効果を得ることが
できる。
ックの両側部に設ける電源配線と接地配線を任意の幅寸
法の直線形状に形成するとともに、機能ブロック内の素
子を接続する素子配線をこれら電源配線と接地配線の各
１点において接続しているので、他の機能ブロックの電
流による整合性の悪化が改善されると共に、電源配線と
接地配線の幅を機能ブロックの外側へ任意に拡張してそ
の容量が増大できるので、配線の設計が容易となり、機
能ブロックの流用性も高くなるという効果を得ることが
できる。
【図１】本発明の半導体集積回路装置の一実施例の機能
ブロック平面図である。
ブロック平面図である。
【図２】図１及び図３の回路の等価回路図である。
【図３】従来の半導体集積回路装置の機能ブロックの平
面図である。
面図である。
【図４】従来の機能ブロックにより構成した半導体集積
回路装置の概略配置図である。
回路装置の概略配置図である。
１ 機能ブロック ２ 素子配線 ３ ２層配線 ４ スルーホール Ｑ１〜Ｑ６ トランジスタ Ｒ１〜Ｒ４ 抵抗 ＶＣＣ 電源配線 ＧＮＤ 接地配線
Claims (1)
- 【請求項１】 機能ブロックの両側部に電源配線と接地
配線を有し、かつ機能ブロック内の素子を素子配線によ
り前記電源配線及び接地配線に接続してなる半導体集積
回路装置において、前記電源配線と接地配線を任意の幅
寸法の直線形状に形成するとともに、これら電源配線と
接地配線の各１点において前記素子配線を接続したこと
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28344092A JP3179211B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28344092A JP3179211B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120223A true JPH06120223A (ja) | 1994-04-28 |
| JP3179211B2 JP3179211B2 (ja) | 2001-06-25 |
Family
ID=17665574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28344092A Expired - Fee Related JP3179211B2 (ja) | 1992-09-30 | 1992-09-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3179211B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08172175A (ja) * | 1994-12-19 | 1996-07-02 | Fujitsu Ten Ltd | 半導体集積回路 |
| CN104241247A (zh) * | 2014-09-16 | 2014-12-24 | 格科微电子（上海）有限公司 | 电源地网络及其布线方法 |
-
1992
- 1992-09-30 JP JP28344092A patent/JP3179211B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08172175A (ja) * | 1994-12-19 | 1996-07-02 | Fujitsu Ten Ltd | 半導体集積回路 |
| CN104241247A (zh) * | 2014-09-16 | 2014-12-24 | 格科微电子（上海）有限公司 | 电源地网络及其布线方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3179211B2 (ja) | 2001-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |