JPH0147898B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、集積回路装置、特に、出力電圧レ
ベルが分圧抵抗の分圧比に応じて決められるよう
な基準電圧発生回路を備えてなる集積回路装置に
関する。

ECL（Emitter Coupled Logic）回路のような
電流切換スイツチ回路の複数個を含む大規模集積
回路装置（以下、LSIと称する）においては、電
流切換動作のための基準電圧を出力する複数の基
準電圧発生回路が設けられる。電流切換スイツチ
回路、基準電圧発生回路は、半導体基板上に延長
されたような電源配線層を介して電源電圧が供給
されることによつて動作状態にされる。

この場合、集積回路装置における電源配線層
は、電圧降下を生じさせるところの無視し得ない
抵抗を持つ。そのため、電源配線層には、望まし
くない電位が与えられてしまう。電源配線層の電
位は、基準電圧発生回路の出力電圧を望ましくな
い方向に変化させる。ECL回路のような回路に
おける信号振幅は、比較的小さく、従つて基準電
圧発生回路の出力電圧の若干の変化によつても電
流切換スイツチ回路に誤動作が引き起されたり、
電流切換スイツチ回路の動作マージンが減少させ
られたりする。

このような基準電圧発生回路の出力電圧レベル
の望ましくない変動を防止するために、例えば特
開昭54−93374号公報には、電源配線における電
圧降下量に応じて基準電圧発生回路内の抵抗素子
の抵抗値のような回路定数を変更する方法が示さ
れている。

しかしながら、この方法に従うと、得ようとす
る回路構成毎に、回路定数を変更することが要求
され、その結果、回路設計が複雑になる。

この方法は、また、マスタースライス技術によ
つて形成されるLSIに対しては、さほど有効では
ない。すなわち、マスタースライスLSIにおいて
は、例えば、それぞれ単位回路（セル回路）もし
くは単位回路を構成するための種々の回路素子が
予め半導体基板に形成され、その後、得ようとす
る機能回路に応じて所望の単位回路もしくは回路
素子の相互が配線層を介して結合されることにな
る。そのため、電源配線における電圧降下量が回
路構成に応じて変動することになる。また、単位
回路もしくは回路素子が、最終的に形成される機
能回路に実質的に関係なく形成されるので、各回
路定数をそれぞれ個別的に適切な値にさせること
が実質的に不可能である。

従つて、この発明の１つの目的は、電源配線に
生ずる電圧降下にかかわらずに基準電圧発生回路
の出力電圧が一定に維持される集積回路装置を提
供することにある。

この発明の他の目的は、電源配線に生ずる電圧
降下にかかわらずに複数の基準電圧発生回路から
出力される複数の出力電圧の相対的変動を無視し
得る程度に減少させることができる集積回路装置
を提供することにある。

この発明の他の目的は、電流切換スイツチ回路
のノイズマージンの減少を防止できる集積回路装
置を提供することにある。

この発明の他の目的は、マスタースライス技術
を適用するのに適した集積回路装置を提供するこ
とにある。

この発明の更に他の目的は、以下の説明および
図面から明らかとなるであろう。

以下、本発明を、実施例にもとづいて詳細に説
明する。

第１図には、この発明の一実施例のIC（集積回
路）における配線パターンが示されている。な
お、同図においては、理解を容易にするために、
実質的にセル及び電源配線パターンのみが示され
ており、他の信号配線パターンのようなパターン
は示されていない。ICは、マスタースライス技
術によつて構成され、全体として１つの機能の
ECL回路を構成するようにされる。

ICは、例えば、選択酸化技術及びpn接合アイ
ソレーシヨン技術を利用する公知のモノリシツク
IC技術によつて形成される。

単結晶シリコン基板からなる半導体基板SUB
上には、複数のセルCEL₁₁ないしCEL_noが、第１
図に破線で示されたようにマトリクス状に配置さ
れている。

１つ１つのセルは、特に制限されないが、後で
第２図のパターンを使用して説明するように、そ
れぞれ４つの単位ゲート回路と、この４つの単位
ゲート回路に対する共通の基準電圧発生回路とを
構成し得るように適当な領域に配置されたトラン
ジスタ及び半導体抵抗からなる複数の回路素子か
ら構成される。

半導体基板SUB上には、特に制限されないが、
所望の回路を構成させるために、蒸着アルミニウ
ム層などからなる２層の配線層が形成される。第
１層目の配線層は、主に半導体基板SUBの表面
に選択酸化技術によつて形成された比較的厚い厚
さのフイールド絶縁膜上に形成される。第２層目
の配線層は、第１層目の配線層が形成された半導
体基板SUBの表面にCVD法などによつて形成さ
れた追加の絶縁膜上に形成される。第１層目の配
線層は、その下の絶縁膜に必要に応じて形成され
た開孔を介してトランジスタ及び半導体抵抗など
の素子領域に接続される。第２層目の配線層は、
その下の追加の絶縁膜に形成された開孔を介して
第１層目の配線層に接続される。

半導体基板SUB上に形成された複数のセルの
うち、利用すべきセルには、それにおける複数の
回路素子の相互を適当に結合させるような内部配
線が形成されることによつて１つもしくはそれ以
上の数の単位ゲート回路が形成され、かつこの単
位ゲート回路に供給すべき基準電圧を発生する基
準電圧発生回路が形成される。利用すべきセルに
おける内部配線、すなわち信号配線及び電源配線
等は、第１層目の配線層から構成される。

第１層目の配線層は、また複数の利用すべきセ
ルの相互を結合させるための配線を構成する。

第２層目の配線層は、電源配線、信号配線等の
配線を構成する。第１層目の配線層と第２層目の
配線層は、必要に応じてそれぞれ交差配線の一部
として利用される。

半導体基板SUB上には、電源母線としての一
対の第１電源配線L_c及び第２電源配線L_Eが形成
されている。第１及び第２電源配線層のそれぞれ
には、特に制限されないが、利用すべきセルから
みた電源インピーダンスを低下させるために、次
の説明によつて明らかとなるような複数の給電部
が設けられる。

第１電源配線層L_cは、第１図に示されているよ
うに、各セル列のほゞ中央を通るようにして延長
された配線層L_c1ないしL_cn、半導体基板SUBの
周辺のセルが形成されていない表面部分に延長さ
れかつ上記配線層L_c1ないし層L_cnのそれぞれの一
端が共通結合された共通配線層L_cc1、及び上記共
通配線層L_cc1と同様に延長されかつ上記配線層
L_c1ないしL_cnのそれぞれの他端が共通結合された
共通配線層L_cc2から構成されている。上記共通配
線層L_cc1及び層L_cc2は、比較的広い幅にされてい
ることによつて、その横方向抵抗が減少するよう
にされている。共通配線層L_cc1は、ボンデングパ
ツドPD₁₁及びPD₁₂に結合され、共通配線層L_cc2
はボンデングパツドPD₁₃及びPD₁₄に結合されて
いる。ボンデングパツドPD₁₁ないしPD₁₄は、そ
れぞれ図示しないコネクタ線を介して、回路の接
地電位のような値の電源電圧V_ccが供給される図
示しないリード線に結合される。

第１電源配線層L_c及びボンデイングパツド
PD₁₁ないしPD₁₄は、第２層目の配線層から構成
される。１つの利用すべきセルに設けられた第１
層目の配線層からなる一方の電源配線層と、その
上に延長される第２層目の配線層とは、追加の絶
縁膜に設けられた開孔部を介して電気的に結合さ
れている。

第２電源配線層L_Eは、第１電源配線層L_cと類
似の構成にされている。すなわち、第２電源配線
層L_Eは、各セル列のほゞ中央において配線層L_c1
ないしL_cnと対とされて延長された配線層L_E1ない
しL_En、比較的広い幅にされかつ上記配線層L_E1な
いしL_Enのそれぞれの一端が共通結合された共通
配線層L_EE1、及び同様に比較的広い幅にされかつ
上記配線層L_E1ないしL_Enのそれぞれの他端が共通
結合された共通配線層L_EE2から構成されている。
共通配線層L_EE1は、ボンデングパツドPD₂₁及び
PD₂₂に結合され、共通配線層L_EE2は、ボンデイ
ングパツドPD₂₃及びPD₂₄に結合されている。ボ
ンデイングパツドPD₂₁ないしPD₂₄は、図示しな
いコネクタ線を介して、−5.2ボルトのような値の
電源電圧V_EEが供給される図示しないリード線に
結合される。

上記配線層L_E1ないしL_Enは、第２層目の配線層
から構成されている。これに対し、共通配線層
L_EE1，L_EE2及びボンデイングパツドは、特に制限
されないが、第１層目の配線層から構成されてい
る。配線層L_E1ないしL_Enと利用すべきセルの他方
の電源配線とは、追加の絶縁膜に設けられた開孔
を介して電気的に結合されている。配線層L_E1な
いしL_Enのそれぞれと共通配線層L_EE1及びL_EE2と
は、同様に追加の絶縁膜に設けられた開孔を介し
て電気的に結合されている。共通配線層L_EE1及び
L_EE2は、共通配線層L_cc1及びL_cc2に対して交差配
線を構成する配線層部分を介して、半導体基板
SUBの周辺に配置されたボンデングパツドPD₂₁
ないしPD₂₄に結合されている。

なお、半導体基板SUBの周辺表面には、信号
入力及び信号出力のための図示しない種々のボン
デングパツドが形成される。

この実施例においては、後の説明から明らかと
なるように、利用すべきセル内において発生され
る基準電圧を望ましい値にさせるために、例えば
電源電圧V_ccが供給されるボンデングパツドPD₁₁
及びPD₁₂からセルの一方の電源配線層までの抵
抗と、ボンデングパツドPD₂₁及びPD₂₂からセル
の他方の電源配線層までの抵抗との抵抗比が所定
の値にされる。

上記抵抗比を適当に設定するために、第１電源
配線層と第２電源配線層を互いに異なる材質の導
電物質や互いに異なる厚さの導電物質層から構成
することができる。

しかしながら、この実施例においては、第１及
び第２電源配線層は、実質的に同じ厚さにされた
蒸着アルミニウム層のような導体層から構成され
る。第１及び第２電源配線層の各部分は、適当な
抵抗比をもつように、それぞれの配線幅が適当に
設定される。すなわち、第１図に示されているよ
うに、共通配線層L_cc1及びL_cc2は、共通配線層
L_EE1及びL_EE2に比べて広い配線幅にされ、配線層
L_c1ないしL_cnのそれぞれは、それと対にされる配
線層L_E1ないしL_Enに比べて広い配線幅にされる。

第１図に示された集積回路における配線層は、
その製造条件の変動によつてもたらされる特性上
のばらつきにかかわらずに、上記抵抗比をできる
だけ望ましい値に維持させるために、次のような
構成にされる。

すなわち、比較的狭い配線幅とされる２層目の
配線層L_c1ないしL_cn及びL_E1ないしL_Enは、互いに
同じ製造工程を経ることによつて同時に形成され
る。従つて、配線層L_c1ないしL_cnと、L_E1ないし
L_Enの厚さ及び材質は、その製造条件の変動にか
かわらずに、実質的に互いに等しくされる。従つ
て、また、配線層L_c1ないしL_cnのそれぞれの単位
長当りの抵抗と、配線層L_E1ないしL_Enのそれぞれ
の単位長当りの抵抗との比は、その製造条件の変
動にかかわらずにほゞ一定にされる。第１層目の
配線層からなる共通配線層L_EE1及びL_EE2と、第２
層目の配線層L_cc1及びL_cc2とは、互いに異なつた
製造工程を経ることによつて形成されるので、相
対的な厚さ等が必ずしも等しくされない。従つ
て、共通配線層L_cc1及びL_cc2の抵抗とL_EE1及び
L_EE2の抵抗との比は、その製造条件の変動によつ
て若干変動させられてしまう。しかしながら、こ
れらの共通配線層は、第１図に示されているよう
に、比較的広い幅にされ、比較的小さい抵抗を持
つようにされる。従つて電源用ボンデングパツド
から利用すべきセルまでの一対の電源配線層に存
在する抵抗の比は、実質的に上記共通配線層によ
つては影響されないようにされる。

第２図には、１つのセルCEL₂₁のレイアウトパ
ターンが示されている。１つのセルCEL₂₁は、幅
l_aとl_bとによつて決まる大きさにされている。セ
ルCEL₂₁は、それぞれ２点鎖点で示された６つの
領域CS₁，CL₁ないしCL₄、CR及びCS₂から構成
されている。

領域CL₁ないしCL₄それぞれは、単位ゲート回
路形成領域とされている。それぞれの単位ゲート
回路形成領域には、第３図に示されたような単位
ゲート回路ECLを構成し得るようにするための
複数のトランジスタ及び半導体抵抗が形成されて
いる。上記領域CL₁ないしCL₄にはさまれた領域
CRは基準電圧発生回路形成領域とされている。
この領域CRには、第３図に示されたような基準
電圧発生回路V_REF−G_eを構成し得るようにする
ための複数個のトランジスタ及び半導体抵抗が形
成されている。領域CS₁及びCS₂は、セル相互を
結合させるための種々の配線層が延長される領域
とされる。

単位ゲート回路形成領域に形成される回路の回
路構成は、半導体基板SUB上に予め形成されて
いる第３図に示されたような電流スイツチトラン
ジスタQ₄₁ないしQ₄₃、Q₅、定電流トランジスタ
Q₆、出力トランジスタQ_c1、半導体抵抗R_cc，
R_CN，R_cp，R_E及びR_pと、これらの回路素子の相
互を結合させる第１層目の配線層とによつて適当
に決定される。例えば第３図に示されたような３
入力ORゲート回路にかえて、２入力NORゲート
回路が必要とされるなら、出力トランジスタQ_c1
のベースが、トランジスタQ₄₁ないしQ₄₃のコレ
クタに接続され、不必要なトランジスタ例えば
Q₄₃のベース・エミツタ間が短絡れる。

１つのセルCEL₂₁に、少なくとも１つの単位ゲ
ート回路が形成される場合、これに応じて第３図
に示されたようなトランジスタQ₁ないしQ₃及び
半導体抵抗R₁，R₃ないしR₅が第１層目の配線層
を介して結合されることによつて基準電圧発生回
路V_REF−G_eが形成される。基準電圧発生回路
V_REF−G_eから出力される基準電圧発生V_REF1及び
V_REF1′は、単位ゲート回路に供給される。

利用すべきセルに設けられた第１層目の配線層
からなる一対の電源配線層（図示しない）は、そ
の上の追加の絶縁膜に設けられたコンタクト孔の
部分において、第２層目の配線層からなる電源配
線層に結合される。第２図において、CH₁ないし
CH₄は、第１層目の配線層からなる電源配線層と
第２層目の配線層L_c1，L_E2とのコンタクト部を示
している。

特に制限されないが、第３図に示された回路に
おいて、単位ゲート回路における電流スイツチ部
と、基準電圧発生回路とは共通の配線層を介して
電源電圧が供給される。これに対して、単位ゲー
ト回路における出力トランジスタQ_c1と抵抗R₀と
からなる出力回路は、専用の配線層を介して電源
電圧が供給される。第２図には、上記出力回路に
電源電圧を供給するための追加の配線層L_c11，
L_E11，L_E12，L_c12等も示されている。これらの追
加の配線層は、それぞれセルの両側の近傍におい
て配線層L_c1及びL_E1と平行になるように延長され
ている。追加の配線層L_c11及びL_c12は、第２層目
の配線層から構成され、それぞれコンタクト部
CH₅及びCH₆を介して第２図に破線で示された第
１層目の配線層からなる配線層L_cc′に結合されて
いる。同様に、追加の配線層L_E11及びL_E12は、第
２層目の配線層から構成され、それぞれコンタク
ト部CH₈及びCH₉を介して配線層L_ss′に結合され
ている。第１層目の配線層L_cc′及びL_ss′は、それ
ぞれ半導体基板SUBの周辺部に形成されたボン
デイングパツドPD₁₅及びPD₂₅に結合されている。

この構成は、次のような利点を持つ。

すなわち、単位ゲート回路において、抵抗R_cc
及びR_Eを介して流れる電流スイツチ部の動作電
流は、電流切換スイツチトランジスタQ₄₁ないし
Q₄₃と、Q₅とのスイツチ動作にかかわらずにほゞ
一定の値に維持される。これに対し、トランジス
タQ_c1及び抵抗R₀からなる出力回路に流れる動作
電流は、比較的大きい値にされ、しかも出力すべ
き信号V_put1のレベルに応じて比較的大きく変動
させられる。従つて、出力回路は、その動作電流
の変化に応じて、電源配線に比較的大きい雑音を
発生させる。出力回路の電源配線層が第２図に示
されているように独立にされている場合、共通イ
ンピーダンスが存在しないことによつて、単位ゲ
ート回路における電流スイツチ部及び基準電圧発
生回路に望ましくない雑音が加えられてしまうこ
とを防止することができる。

第３図は、第１図及び第２図に示されたセルに
形成される内部回路と、電源電圧供給配線L_c1及
びL_E1との関係を示す回路図である。なお、前記
のように、１つのセルは、４つの単位ゲート回路
と１つの基準電圧発生回路とを構成することがで
きる複数の回路素子を含んでいる。しかしなが
ら、第３図において、理解を容易にするために、
セルCEL₁₁及びCEL₁₂のそれぞれは、１つの単位
ゲート回路と１つの基準電圧発生回路からなる比
較的単純な構成にされている。

第３図において、１つのセルCEL₁₁における一
対の電源端子は、電源電圧供給配線L_c1，L_E1の分
岐点V_cc1及びV_EE1にそれぞれ結合され、次のセル
CEL₁₂における一対の電源端子は、分岐点V_cc2及
びV_EE2に結合されている。同様に、利用すべきセ
ル、すなわち回路が形成されるセルCEL₁₃ないし
CEL_1oの一対の電源端子は、分岐点V_cc3ないし
V_cco及びV_EE3ないしV_EEoにそれぞれ結合されてい
る。なお、１つのセルには、必要に応じて第２図
に示されたような複数のコンタクト部CH₁ないし
CH₄が設けられる。従つて、１つのセルに対する
電源供給配線の分岐点は、必ずしも１個だけでは
ない。しかしながら、１つのセルに設けられる電
源用の複数のコンタクト部が、互いに比較的短か
い距離をもつて形成されるので、１つのセルに設
けられる複数のコンタクト部相互の電位差は、実
質的に無視することが可能である。従つて、１つ
の電源供給配線には、第３図に示されたように、
１つのセルに対し実質的に１つの分岐点が設けら
れている、とみなすことができる。

セルCEL₁₁における単位ゲート回路において、
基準電圧入力トランジスタQ₅及び定電流トラン
ジスタQ₆は、そのベース電極に、基準電圧発生
回路V_REF−G_eから出力される基準電圧V_REF1及び
V_REF1′が供給される。その結果、単位ゲート回路
の論理しきい値電圧は、基準電圧V_REF1に一致さ
せられる。単位ゲート回路の出力は、それにおけ
るエミツタフオロワトランジスタQ_c1を介して出
力される。トランジスタQ_c1のエミツタ出力は、
次段のセルCEL₁₂における単位ゲート回路の入力
端子に供給される。

基準電圧発生回路V_REF−G_eはトランジスタQ₁，
Q₂，Q₃および抵抗R₁，R₃，R₄，R₅から構成され
ている。基準電圧V_REF1及びV_REF1′は、トランジ
スタQ₁のエミツタとトランジスタQ₂のコレクタ
との共通接続点、及びトランジスタQ₂のエミツ
タとトランジスタQ₃のベースとの共通接続点か
らそれぞれ得られる。

抵抗R₅の端子間に現われる基準電圧V_REF′は、
トランジスタQ₃のベース・エミツタ間順方向電
圧と抵抗R₄に生ずる電圧降下との和に等しくさ
れる。この基準電圧V_REF1′は、トランジスタQ₂と
Q₃との負帰還動作によつて比較的安定化される。

図示の基準電圧発生回路V_REF−G_eにおいて、
基準電圧V_REF1は、抵抗R₁とR₃の共通接続点に現
われる電圧と、エミツタフオロワトランジスタ
Q₁のベース・エミツタ間順方向電圧とによつて
決まる値になる。この場合、トランジスタQ₁及
びQ₂のそれぞれのベース電流は、それぞれの電
流増幅動作によつて、それぞれのコレクタ電流及
びエミツタ電流よりも著るしく小さくされる。ト
ランジスタQ₁及びQ₂のベース電流は、またトラ
ンジスタQ₃のコレクタ電流に比べて、実質的に
無視し得る程度の値にされる。トランジスタQ₃
において、そのコレクタ電流とエミツタ電流と
は、比較的大きい電流増幅率を示す電流増幅動作
によつて、実質的に等しい値になる。従つて、抵
抗R₁，R₃及びR₄には、トランジスタQ₃を介して
実質的に等しい電流が流されることになる。な
お、トランジスタQ₃のコレクタ・エミツタ間電
圧は、図示の回路接続によつて、トランジスタ
Q₂のベース・エミツタ間順方向電圧とトランジ
スタQ₃のベース・エミツタ間順方向電圧との和
に等しい実質的に一定な電圧になる。

そこで、分岐点V_cc1及びV_EE1における電位をそ
れぞれV_cc1及びV_EE1とし、抵抗R₃とR₄との合成
抵抗をR₂とすると、基準電圧は、次式(1)のよう
な関係になる。

V_REF1＝R₂／R₁＋R₂V_cc1＋R₁／R₁＋R₂ V_EE1＋const ……(1) ボンデングパツドPD₁₁と分岐点V_cc1との間の
電源供給配線部分には、第３図に示されたような
抵抗r₁₁が存在し、同様にボンデングパツドPD₂₁
と分岐点V_EE1との間の電源供給配線部分には、抵
抗r₂₁が存在する。この等価的に示される抵抗r₁₁，
r₂₁には、セルCEL₁₁，CEL₁₂，CEL₁₃等の動作電
流が流れることによつて、それぞれ電圧降下が生
ずる。その結果、ボンデングパツドPD₁₁のの電
位に対し分岐点V_cc1の電位が低下させられ、ボン
デングパツドPD₂₁の電位に対し分岐点V_EE1の電
位が上昇させられる。

第３図に示された回路構成の場合、セルCEL₁₁
における電流スイツチ部に他のセル等から供給さ
れる電流及びこの電流スイツチ部からエミツタフ
オロワトランジスタQ_c1を介して他のセルに供給
される電流が比較的小さいことによつて、分岐点
V_cc1からセルCEL₁₁に供給される動作電流と、こ
のセルCEL₁₁から分岐点V_EE1に供給される動作電
流とは、実質的に等しい。同様に、分岐点V_cc2な
いしV_ccoから各セルに供給される動作電流と、各
セルから分岐点V_EE2ないしV_EEnに供給される電
流とは、それぞれ実質的に等しい値になる。

従つて、等価抵抗r₁₁とr₂₁に生ずる電圧降下量
は、それぞれに流れる電流が実質的に等しくなる
ので、その抵抗値に比例することになる。

基準電圧V_REF1が抵抗R₁とR₂（＝R₂＋R₃）との
比に比例し、また等価抵抗r₁₁とr₂₁に生ずる電圧
降下が上記のようにその抵抗値に比例するので、
r₁₁とr₂₁との抵抗比を次式(2)のような関係に設定
することによつて基準電圧V_REF1を望ましい値に
させることができる。

r₁₁／r₂₁＝R₁／R₂ ……(2) 同様に、分岐点V_cc1から分岐点V_cc2までの等価
抵抗r₁₂と分岐点V_EE1から分岐点V_EE2までの等価
抵抗r₂₂との比、もしくはボンデイングパツド
PD₁₁から分岐点V_cc2までの等価抵抗とボンデイ
ングパツドPD₂₁から分岐点V_EE2までの等価抵抗
との比を、セルCEL₁₂における同様な抵抗R₁と
R₂との比に等しくさせることによつて、セル
CEL₁₂内で発生される基準電圧V_REF2を、基準電
圧V_REF1と等しいような望ましい値にさせるとこ
とができる。

同様に、一対の電源供給配線の抵抗比を上記の
ようにすることによつて、一対の電源配線に生ず
る電圧降下にかかわらずに各セル内に発生される
基準電圧V_REF3ないしV_REFoを互いに等しい値にさ
せることができる。

本実施例に従うと、上記のように複数個の基準
電圧発生回路V_REF−G_eの各出力電圧値V_REF1，
V_REF2，……V_REFoがすべて等しくなるので、各セ
ルにおける単位ゲート回路の入力しきい値電圧が
互いに等しくされる。その結果、各単位ゲート回
路のノイズマージンはハイレベル側もローレベル
側も等しくなる。すなわち、各単位ゲート回路の
ノイズマージンの減少を防止することが可能であ
る。ちなみに、V_REF1＜V_REFoの場合、この基準電
圧V_REFoを受ける単位ゲート回路ノイズマージン
はローレベル側では増大するが、ハイレベル側で
減少してしまう。逆に、V_REF1＞V_REFoの場合、ノ
イズマージンはハイレベル側では増大するが、ロ
ーレベル側で減少してしまう。

なお、電源電圧供給配線L_c1，L_E1上の各分岐点
V_cc1，V_cc2，……V_ccoおよびV_EE1，V_EE2，……
V_EEoとセル内の単位ゲート回路及び基準電圧発生
回路V_REF−G_eとを結ぶセル内配線における抵抗
は、比較的小さいので、実質的に無視される。

上記したようにV_REF1＝V_REF2＝ ……V_REFo とするために、半導体基板SUB上に形成される
電源電圧供給配線層L_c1，L_E1の各分岐点間の距離
l₁₁，l₁₂，……l_1oおよびl₂₁，l₂₂，……l_2o、ならび
に配線幅W₁，W₂は次のようにされる。

l₁₁／l₂₁＝l₁₂／l₂₂＝……＝l_1o／l_2o＝１ ……(3) R₁／R₃＋R₄＝R₁／R₂＝W₂／W₁ ……(4) すなわち、電源電圧供給配線層L_c1，L_E1が前記
のように同一製造プロセスで形成されることによ
つて、そのシート抵抗が互いに等しくなるので配
線抵抗値r₁₁，r₁₂，……r_1oとr₂₁，r₂₂，……r_2oと
の比は配線長と配線幅の比によつて容易に制御で
きることになる。

通常のECL回路のように、電圧V_ccが０ボルト、
V_EEが−5.2ボルトにされ、かつしきい値電圧、す
なわち基準電圧V_REF1，V_REF2等がほゞ−1.3ボルト
にされる場合、これに応じて、抵抗R₁に対して
R₂（＝R₃＋R₄）が大きくされるので、配線層L_E1
の配線幅W₂は、各図面に示されているように配
線層L_c1のの配線幅W₁よりもせまくされる。

以上の実施例によれば、半導体基板SUB上に
形成される複数のセルのうちのどの位置のセルが
利用されるようになつても、それぞれのセル内に
おいて望ましい値の基準電圧を発生させることが
できる。セル内の半導体抵抗の抵抗値は、そのセ
ル形成される位置に応じて変更されなくても良
い。さらに、電源配線層L_c，L_Eの幅を、利用さ
れるセルの数及び位置に関係なく一様にすること
ができる。従つて、この実施例は、マスタースラ
イスLSIに好適である。なお、基準電圧発生回路
を単位ゲート回路と組み合わせて使用する場合に
おいて、常時使用しない単位ゲート回路または基
準電圧発生回路V_REF−G_eについては、これらと
電源電圧供給配線L_c1，L_E1の分岐点との間の配線
を非接続状態にしておくことにより、低消費電力
化を図ることができる。

また、第３図の実施例においては、正電源V_cc
側の電圧降下△V_cckを比較的小さくできることに
より、各ECL間の出力電圧値のばらつきを小さ
くすることができる。すなわち、第３図におい
て、出力電圧値V_putは近似的に V_putk(H)＝V_cc−△V_cck−R_cc・I₀ ……(5) V_putk(L)＝V_cc−△V_cck− （R_cc＋R_cp）・I₀ ……(6) （I₀：定電流） となるので、電圧降下△V_cckを小さくすることに
より、出力電圧値V_putのばらつきを小さくするこ
とができる。

以上説明したように、本発明によれば、基準電
圧発生回路の出力電圧値が該回路内の分圧抵抗に
のみ依存し、電源電圧供給配線の配線抵抗には依
存しないので、配線抵抗により出力電圧値がばら
つくことを防止することができる。

本発明は、実施例に限定されない。例えば、配
線層L_c1における抵抗は、それと対にされる配線
層L_E1における抵抗に対し所定の比にされれば良
く、配線層L_c2，L_E2等における抵抗に実質的に影
響を与えない。従つて、配線層L_c1ないしL_cnの相
互及びL_E1ないしL_Enの相互は、互いに等しい配線
幅にされなくて良い。一対の配線層は、その抵抗
比が所定の値にされれば良く、従つて必ずしも第
１図及び第２図に示されたような一様な配線幅に
されなくて良い。

抵抗比に大きい影響を与える部分の一対の配線
層、例えば第１図及び第２図に示されたような
L_c1とL_E2は、前記のように同一製造工程において
形成される方が望ましいが、必要ならば異なる製
造工程において形成されても良い。

【図面の簡単な説明】

第１図は本発明の実施例のICのレイアウト図、
第２図は第１図のレイアウト図の一部拡大レイア
ウト図、第３図は本発明による基準電圧発生回路
の一実施例を示す回路図である。

Claims (1)

1. 【特許請求の範囲】 １ それぞれ一端に電源電圧が供給される一対の
   第１、第２配線と、上記第１、第２配線の他端か
   ら動作電圧が与えられるところの第１の複数の分
   圧抵抗を含み上記第１の複数の分圧抵抗の抵抗比
   に対応された値の出力電圧を出力する第１基準電
   圧発生回路とを備えてなる半導体集積回路装置で
   あつて、上記第１配線と第２配線に生ずる電圧降
   下にかかわらずに上記出力電圧をほゞ一定に維持
   せしめるように、上記第１配線の抵抗と上記第２
   配線の抵抗との抵抗比が上記分圧抵抗の抵抗比と
   対応された値に設定されてなることを特徴とする
   集積回路装置。 ２ 上記第１、第２配線の一端は、電源電圧が供
   給される第１端子、第２端子にそれぞれ結合され
   てなることを特徴とする特許請求の範囲第１項に
   記載の集積回路装置。 ３ 上記集積回路装置は、更に上記第１配線の他
   端に一端が結合された第３配線と、上記第２配線
   の他端に一端が結合された第４配線と、上記第
   ３、第４配線の他端から動作電圧が与えられると
   ころの第２の複数の分圧抵抗を含み上記第２の複
   数の分圧抵抗の抵抗比に対応された出力電圧を出
   力する第２基準電圧発生回路とを含み、上記第３
   配線と第４配線に生ずる電圧降下にかかわらずに
   上記第２基準電圧発生回路の出力電圧をほゞ一定
   に維持せしめるように、上記第３配線の抵抗と第
   ４配線の抵抗との抵抗比が上記第２の複数の分圧
   抵抗の抵抗比と対応された値に設定されてなるこ
   とを特徴とする特許請求の範囲第１項に記載の集
   積回路装置。 ４ 上記第１、第２基準電圧発生回路の出力電圧
   は、電流切換スイツチ回路に供給すべき基準電圧
   とされてなることを特徴とする特許請求の範囲第
   ３項に記載の集積回路装置。 ５ 上記第１ないし第４配線は、それぞれ同一製
   造工程において同時に形成された導体層から構成
   され、上記第１配線と第２配線との抵抗比及び第
   ３配線と第４配線との抵抗比は、導体層幅を互い
   に異ならせることによつて決定されてなることを
   特徴とする特許請求の範囲第３項に記載の集積回
   路装置。