JPH06120408A - 半導体集積装置用リードフレーム - Google Patents
半導体集積装置用リードフレームInfo
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- JPH06120408A JPH06120408A JP4289699A JP28969992A JPH06120408A JP H06120408 A JPH06120408 A JP H06120408A JP 4289699 A JP4289699 A JP 4289699A JP 28969992 A JP28969992 A JP 28969992A JP H06120408 A JPH06120408 A JP H06120408A
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- lines
- integrated device
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
- H05K1/0219—Printed shielding conductors for shielding around or between signal conductors, e.g. coplanar or coaxial printed shielding conductors
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 製造プロセスを変更する必要がなくコストが
増加せずにΔＩノイズを低減させて入力バッファや論理
回路の誤動作を阻止する。 【構成】 インナーリード１２ａ〜１２ｄ上に半導体素
子部の入力バッファの電源端（又は接地端）を接続する
電源・接地ライン１４ａ〜１４ｄと、有機絶縁膜１６ａ
〜１６ｄと、出力バッファの電源端（又は接地端）を接
続する電源・接地ライン１８ａ〜１８ｄと、有機絶縁膜
２０ａ〜２０ｄとを多層構造で構成している。これによ
って電流通路の実効インダクタンス（Ｌｅｆｆ）が低減
して、出力バッファの動作時の過渡電流によって生じる
電圧変動ΔＶが低減して同時スイッチング動作時のΔＩ
ノイズを阻止する。
増加せずにΔＩノイズを低減させて入力バッファや論理
回路の誤動作を阻止する。 【構成】 インナーリード１２ａ〜１２ｄ上に半導体素
子部の入力バッファの電源端（又は接地端）を接続する
電源・接地ライン１４ａ〜１４ｄと、有機絶縁膜１６ａ
〜１６ｄと、出力バッファの電源端（又は接地端）を接
続する電源・接地ライン１８ａ〜１８ｄと、有機絶縁膜
２０ａ〜２０ｄとを多層構造で構成している。これによ
って電流通路の実効インダクタンス（Ｌｅｆｆ）が低減
して、出力バッファの動作時の過渡電流によって生じる
電圧変動ΔＶが低減して同時スイッチング動作時のΔＩ
ノイズを阻止する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路などに
利用し、出力バッファの動作時の過渡電流によって生じ
る電圧変動が低減して同時スイッチング動作時のノイズ
を阻止する半導体集積装置用リードフレームに関する。
利用し、出力バッファの動作時の過渡電流によって生じ
る電圧変動が低減して同時スイッチング動作時のノイズ
を阻止する半導体集積装置用リードフレームに関する。
【０００２】
【従来の技術】従来の半導体素子では、高速動作する複
数の出力バッファが同時にスイッチング動作を行うと電
源系導体及び接地（ＧＮＤ）系導体に電位変動が生じ
る。いわゆる、複数の出力バッファの同時スイッチング
動作時のノイズ、グランド・バウンス（以下、必要に応
じてΔＩと記載する）が発生する。このΔＩによって半
導体素子内で入力バッファや論理回路の誤動作を引き起
こすことが知られている。
数の出力バッファが同時にスイッチング動作を行うと電
源系導体及び接地（ＧＮＤ）系導体に電位変動が生じ
る。いわゆる、複数の出力バッファの同時スイッチング
動作時のノイズ、グランド・バウンス（以下、必要に応
じてΔＩと記載する）が発生する。このΔＩによって半
導体素子内で入力バッファや論理回路の誤動作を引き起
こすことが知られている。
【０００３】ΔＩノイズは、出力バッファ動作時の過渡
電流によって生じる電圧変動であり、この電圧変動ΔＶ
は次式（１）によって近似される。 ΔＶ＝ｎ×Ｌｅｆｆ×（ｄｉ／ｄｔ） …（１） ｎ：同時にスイッチング動作するバッファ数 ｄｉ／ｄｔ：１バッファの最大電流変化率 Ｌｅｆｆ：電流通路の実効インダクタンス
電流によって生じる電圧変動であり、この電圧変動ΔＶ
は次式（１）によって近似される。 ΔＶ＝ｎ×Ｌｅｆｆ×（ｄｉ／ｄｔ） …（１） ｎ：同時にスイッチング動作するバッファ数 ｄｉ／ｄｔ：１バッファの最大電流変化率 Ｌｅｆｆ：電流通路の実効インダクタンス
【０００４】
【発明が解決しようとする課題】ところで近時の多ピン
のＩＣデバイスでは、高度集積化に伴って同時にスイッ
チング動作する出力バッファ数や電流変化率が増大する
方向にある。したがって、ΔＩノイズが、より増加して
しまい入力バッファや論理回路の誤動作を引き起こし易
いという欠点がある。
のＩＣデバイスでは、高度集積化に伴って同時にスイッ
チング動作する出力バッファ数や電流変化率が増大する
方向にある。したがって、ΔＩノイズが、より増加して
しまい入力バッファや論理回路の誤動作を引き起こし易
いという欠点がある。
【０００５】本発明は、このような従来の技術における
課題を解決するものであり、製造プロセスを変更する必
要がなくコストが増加せずにΔＩノイズが、より低減し
て、半導体素子部の入力バッファや論理回路の誤動作を
阻止できる優れた半導体集積装置用リードフレームの提
供を目的とする。
課題を解決するものであり、製造プロセスを変更する必
要がなくコストが増加せずにΔＩノイズが、より低減し
て、半導体素子部の入力バッファや論理回路の誤動作を
阻止できる優れた半導体集積装置用リードフレームの提
供を目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に請求項１の発明は、半導体素子部が配置されるアイラ
ンドと、半導体素子部の電極と外部端子とをワイヤーボ
ンディングで電気的接続するインナーリードとを備える
半導体集積装置用リードフレームにあって、アイランド
の半導体素子部と接続される複数の信号ライン部がイン
ナーリードに絶縁して多層構造で設けられる構成として
いる。
に請求項１の発明は、半導体素子部が配置されるアイラ
ンドと、半導体素子部の電極と外部端子とをワイヤーボ
ンディングで電気的接続するインナーリードとを備える
半導体集積装置用リードフレームにあって、アイランド
の半導体素子部と接続される複数の信号ライン部がイン
ナーリードに絶縁して多層構造で設けられる構成として
いる。
【０００７】請求項２の発明の半導体集積装置用リード
フレームは、多層構造の信号ライン部の少なくとも一つ
の信号ライン部が電源ライン又は接地ラインとする構成
としている。
フレームは、多層構造の信号ライン部の少なくとも一つ
の信号ライン部が電源ライン又は接地ラインとする構成
としている。
【０００８】請求項３の発明の半導体集積装置用リード
フレームは、信号ライン部の多層構造は、インナーリー
ド先端から絶縁部材で封止する範囲内とする構成として
いる。
フレームは、信号ライン部の多層構造は、インナーリー
ド先端から絶縁部材で封止する範囲内とする構成として
いる。
【０００９】請求項４の発明の半導体集積装置用リード
フレームは、多層構造の複数の信号ライン部は、絶縁さ
れた上下層の二つの電源ライン間が電気的に接続され、
また二つの接地ライン間が電気的に接続されるととも
に、二つの電源ラインの一方にアイランドの半導体素子
部の入力バッファの電源端が接続され、かつ、二つの電
源ラインの他方に出力バッファの電源端が接続されると
ともに、二つの接地ラインの一方にアイランドの半導体
素子部の入力バッファの接地端が接続され、かつ、二つ
の接地ラインの他方に出力バッファの接地端が接続され
る構成としている。
フレームは、多層構造の複数の信号ライン部は、絶縁さ
れた上下層の二つの電源ライン間が電気的に接続され、
また二つの接地ライン間が電気的に接続されるととも
に、二つの電源ラインの一方にアイランドの半導体素子
部の入力バッファの電源端が接続され、かつ、二つの電
源ラインの他方に出力バッファの電源端が接続されると
ともに、二つの接地ラインの一方にアイランドの半導体
素子部の入力バッファの接地端が接続され、かつ、二つ
の接地ラインの他方に出力バッファの接地端が接続され
る構成としている。
【００１０】
【作用】このような構成にあって、請求項１，２では、
アイランドの半導体素子部と接続される複数の信号ライ
ン部がインナーリードに絶縁して多層構造で設けられる
とともに、少なくとも一つの信号ライン部が電源ライン
又は接地ラインしているので、例えば、半導体素子部の
複数の出力バッファの動作時の過渡電流によって生じる
電圧変動が低減し、この同時スイッチング動作時のΔＩ
ノイズを阻止できる。
アイランドの半導体素子部と接続される複数の信号ライ
ン部がインナーリードに絶縁して多層構造で設けられる
とともに、少なくとも一つの信号ライン部が電源ライン
又は接地ラインしているので、例えば、半導体素子部の
複数の出力バッファの動作時の過渡電流によって生じる
電圧変動が低減し、この同時スイッチング動作時のΔＩ
ノイズを阻止できる。
【００１１】請求項３では、信号ライン部の多層構造
を、インナーリード先端から絶縁部材で封止する範囲内
としているので、例えば、慣用的なプラスチック、セラ
ミックなどの絶縁部材で封止でき、従来より用いられて
いる製造プロセスを変更する必要がないためコスト増を
招くことがない。
を、インナーリード先端から絶縁部材で封止する範囲内
としているので、例えば、慣用的なプラスチック、セラ
ミックなどの絶縁部材で封止でき、従来より用いられて
いる製造プロセスを変更する必要がないためコスト増を
招くことがない。
【００１２】請求項４では、アイランドの半導体素子部
の入力バッファ、出力バッファの電源端、接地端を、多
層構造における電源ライン又は接地ラインに分離して接
続しているので、半導体素子部の出力バッファで発生し
たΔＩノイズの入力バッファへの回り込みがなくなり、
ΔＩノイズの影響を低減できる。
の入力バッファ、出力バッファの電源端、接地端を、多
層構造における電源ライン又は接地ラインに分離して接
続しているので、半導体素子部の出力バッファで発生し
たΔＩノイズの入力バッファへの回り込みがなくなり、
ΔＩノイズの影響を低減できる。
【００１３】
【実施例】次に、本発明の半導体集積装置用リードフレ
ームの実施例を図面を参照して詳細に説明する。
ームの実施例を図面を参照して詳細に説明する。
【００１４】図１は、本発明の半導体集積装置用リード
フレームの実施例における構成を示す上面図、図２
（ａ）は、図１におけるＡ−Ａ線断面図、図２（ｂ）
は、図１におけるＢ−Ｂ線断面図である。また図３は、
要部を拡大して示す斜視図である。
フレームの実施例における構成を示す上面図、図２
（ａ）は、図１におけるＡ−Ａ線断面図、図２（ｂ）
は、図１におけるＢ−Ｂ線断面図である。また図３は、
要部を拡大して示す斜視図である。
【００１５】まず、請求項１，２に対応して説明する。
図１、図２、図３において、この半導体集積装置用リー
ドフレームは、半導体素子部が配置されるアイランド１
０と、このアイランド１０を四方で囲むインナーリード
１２ａ，１２ｂ，１２ｃ，１２ｄと、アイランド１０に
配置される図示しない半導体素子部の入力バッファの電
源端又は接地端と接続して、入力バッファの電源ライン
又は接地ラインとなる電源・接地ライン１４ａ，１４
ｂ，１４ｃ，１４ｄとを有している。
図１、図２、図３において、この半導体集積装置用リー
ドフレームは、半導体素子部が配置されるアイランド１
０と、このアイランド１０を四方で囲むインナーリード
１２ａ，１２ｂ，１２ｃ，１２ｄと、アイランド１０に
配置される図示しない半導体素子部の入力バッファの電
源端又は接地端と接続して、入力バッファの電源ライン
又は接地ラインとなる電源・接地ライン１４ａ，１４
ｂ，１４ｃ，１４ｄとを有している。
【００１６】さらに、この半導体集積装置用リードフレ
ームは、電源・接地ライン１４ａ〜１４ｄの下面と接合
して配置される有機絶縁膜１６ａ，１６ｂ，１６ｃ，１
６ｄと、この有機絶縁膜１６ａ〜１６ｄの下面に接合し
て配置され、かつ、電源・接地ライン１４ａ〜１４ｄと
それぞれスルーホールで接続されてアイランド１０に配
置される図示しない半導体素子部の出力バッファの電源
端又は接地端と接続して、出力バッファの電源ラインは
接地ラインとなる電源・接地ライン１８ａ，１８ｂ，１
８ｃ，１８ｄとが設けられている。
ームは、電源・接地ライン１４ａ〜１４ｄの下面と接合
して配置される有機絶縁膜１６ａ，１６ｂ，１６ｃ，１
６ｄと、この有機絶縁膜１６ａ〜１６ｄの下面に接合し
て配置され、かつ、電源・接地ライン１４ａ〜１４ｄと
それぞれスルーホールで接続されてアイランド１０に配
置される図示しない半導体素子部の出力バッファの電源
端又は接地端と接続して、出力バッファの電源ラインは
接地ラインとなる電源・接地ライン１８ａ，１８ｂ，１
８ｃ，１８ｄとが設けられている。
【００１７】また、この半導体集積装置用リードフレー
ムには、電源・接地ライン１８ａ〜１８ｄの下面と接合
し、かつ、インナーリード１２ａ〜１２ｄの上面と接合
して配置される有機絶縁膜２０ａ，２０ｂ，２０ｃ，２
０ｄとを有している。
ムには、電源・接地ライン１８ａ〜１８ｄの下面と接合
し、かつ、インナーリード１２ａ〜１２ｄの上面と接合
して配置される有機絶縁膜２０ａ，２０ｂ，２０ｃ，２
０ｄとを有している。
【００１８】ここでは電源・接地ライン１４ａ〜１４ｄ
は、入力バッファの電源ライン又は接地ラインとして使
用する。電源・接地ライン１８ａ〜１８ｄは、電源・接
地ライン１４ａ〜１４ｄを電源ラインとして使用した場
合は電源ラインとして使用し、あるいは電源・接地ライ
ン１４ａ〜１４ｄを接地ラインとして使用した場合は接
地ラインとして使用する。すなわち、電源ライン、接地
ラインの一方のみとして利用する。
は、入力バッファの電源ライン又は接地ラインとして使
用する。電源・接地ライン１８ａ〜１８ｄは、電源・接
地ライン１４ａ〜１４ｄを電源ラインとして使用した場
合は電源ラインとして使用し、あるいは電源・接地ライ
ン１４ａ〜１４ｄを接地ラインとして使用した場合は接
地ラインとして使用する。すなわち、電源ライン、接地
ラインの一方のみとして利用する。
【００１９】次に、この請求項１，２の構成における動
作、機能について説明する。インナーリード１２ａ〜１
２ｄ上に入力バッファの電源ライン又は接地ラインとな
る電源・接地ライン１４ａ〜１４ｄと、有機絶縁膜１６
ａ〜１６ｄと、出力バッファの電源ライン又は接地ライ
ンとなる電源・接地ライン１８ａ〜１８ｄと、有機絶縁
膜２０ａ〜２０ｄを積層した多層構造にしている。
作、機能について説明する。インナーリード１２ａ〜１
２ｄ上に入力バッファの電源ライン又は接地ラインとな
る電源・接地ライン１４ａ〜１４ｄと、有機絶縁膜１６
ａ〜１６ｄと、出力バッファの電源ライン又は接地ライ
ンとなる電源・接地ライン１８ａ〜１８ｄと、有機絶縁
膜２０ａ〜２０ｄを積層した多層構造にしている。
【００２０】このため電流通路の実効インダクタンス
（Ｌｅｆｆ）が低減する。すなわち、従前の式（１）の
「ΔＶ＝ｎ×Ｌｅｆｆ×（ｄｉ／ｄｔ）」における電流
通路の実効インダクタンス（Ｌｅｆｆ）が低減し、複数
の出力バッファの動作時の過渡電流によって生じる電圧
変動ΔＶが低減し、この同時スイッチング動作時のΔＩ
ノイズを阻止できる。
（Ｌｅｆｆ）が低減する。すなわち、従前の式（１）の
「ΔＶ＝ｎ×Ｌｅｆｆ×（ｄｉ／ｄｔ）」における電流
通路の実効インダクタンス（Ｌｅｆｆ）が低減し、複数
の出力バッファの動作時の過渡電流によって生じる電圧
変動ΔＶが低減し、この同時スイッチング動作時のΔＩ
ノイズを阻止できる。
【００２１】次に、請求項３に対応して説明する。図２
において、電源・接地ライン１４ａ〜１４ｄ、有機絶縁
膜１６ａ〜１６ｄ、電源・接地ライン１８ａ〜１８ｄ、
有機絶縁膜２０ａ〜２０ｄの多層構造の範囲は図２中の
一点鎖線で示した範囲とする。すなわち、この一点鎖線
の範囲のみをプラスチック、セラミックなどの絶縁部材
１１ａで封止してパッケージ１１を形成する。
において、電源・接地ライン１４ａ〜１４ｄ、有機絶縁
膜１６ａ〜１６ｄ、電源・接地ライン１８ａ〜１８ｄ、
有機絶縁膜２０ａ〜２０ｄの多層構造の範囲は図２中の
一点鎖線で示した範囲とする。すなわち、この一点鎖線
の範囲のみをプラスチック、セラミックなどの絶縁部材
１１ａで封止してパッケージ１１を形成する。
【００２２】次に、この請求項３の構成における機能に
ついて説明する。電源・接地ライン１４ａ〜１４ｄと、
有機絶縁膜１６ａ〜１６ｄと、電源・接地ライン１８ａ
〜１８ｄと、有機絶縁膜２０ａ〜２０ｄの多層構造にあ
って、これを図２に一点鎖線で示したパッケージ１１内
に封止している。したがって、慣用的なプラスチック、
セラミックなどの絶縁部材で封止でき、従来の製造プロ
セスを変更する必要がないためコスト増を招かない。
ついて説明する。電源・接地ライン１４ａ〜１４ｄと、
有機絶縁膜１６ａ〜１６ｄと、電源・接地ライン１８ａ
〜１８ｄと、有機絶縁膜２０ａ〜２０ｄの多層構造にあ
って、これを図２に一点鎖線で示したパッケージ１１内
に封止している。したがって、慣用的なプラスチック、
セラミックなどの絶縁部材で封止でき、従来の製造プロ
セスを変更する必要がないためコスト増を招かない。
【００２３】次に、請求項４に対応して説明する。請求
項１，２の構成に対して、電源ライン、接地ラインの両
方を設けたい場合は、電源・接地ライン１４ａ〜１４
ｄ、電源・接地ライン１８ａ〜１８ｄの他に、さらに電
源・接地ライン（１４ａ〜１４ｄ）、電源・接地ライン
（１８ａ〜１８ｄ）の間を絶縁した多層構造にする。
項１，２の構成に対して、電源ライン、接地ラインの両
方を設けたい場合は、電源・接地ライン１４ａ〜１４
ｄ、電源・接地ライン１８ａ〜１８ｄの他に、さらに電
源・接地ライン（１４ａ〜１４ｄ）、電源・接地ライン
（１８ａ〜１８ｄ）の間を絶縁した多層構造にする。
【００２４】例えば一層目の電源・接地ラインを、入力
バッファの電源ラインとし、二層目の電源・接地ライン
を出力バッファの電源ラインとする。さらに、三層目の
電源・接地ラインを、入力バッファの接地ラインとし、
四層目の電源・接地ラインを出力バッファの接地ライン
とする。この場合、一層目、二層目の電源ラインである
電源・接地ライン間をスルーホールで接続する。同様に
三層目、四層目の接地ラインである電源・接地ライン間
もスルーホールで接続する。
バッファの電源ラインとし、二層目の電源・接地ライン
を出力バッファの電源ラインとする。さらに、三層目の
電源・接地ラインを、入力バッファの接地ラインとし、
四層目の電源・接地ラインを出力バッファの接地ライン
とする。この場合、一層目、二層目の電源ラインである
電源・接地ライン間をスルーホールで接続する。同様に
三層目、四層目の接地ラインである電源・接地ライン間
もスルーホールで接続する。
【００２５】次に、この請求項４の構成における動作、
機能について説明する。この構成では、アイランド１０
に配置される半導体素子部の入力バッファと出力バッフ
ァのそれぞれの電源端、接地端が接続される電源ライ
ン、接地ラインとなる四層の電源・接地ラインを設けて
いる。
機能について説明する。この構成では、アイランド１０
に配置される半導体素子部の入力バッファと出力バッフ
ァのそれぞれの電源端、接地端が接続される電源ライ
ン、接地ラインとなる四層の電源・接地ラインを設けて
いる。
【００２６】すなわち、入力バッファ、出力バッファの
電源ライン、接地ラインが分離される。したがって、出
力バッファで発生したΔＩノイズが入力バッファに回り
込むことがなくなり、ΔＩノイズの影響を低減できる。
電源ライン、接地ラインが分離される。したがって、出
力バッファで発生したΔＩノイズが入力バッファに回り
込むことがなくなり、ΔＩノイズの影響を低減できる。
【００２７】
【発明の効果】以上の説明から明らかなように、請求項
１，２では、アイランドの半導体素子部と接続される複
数の信号ライン部がインナーリードに絶縁して多層構造
で設けられるとともに、少なくとも一つの信号ライン部
が電源ライン又は接地ラインしているので、例えば、半
導体素子部の複数の出力バッファの動作時の過渡電流に
よって生じる電圧変動が低減し、この同時スイッチング
動作時のΔＩノイズを阻止できるという効果を有する。
請求項３では、信号ライン部の多層構造を、インナーリ
ード先端から絶縁部材で封止する範囲内としているの
で、例えば、慣用的なプラスチック、セラミックなどの
絶縁部材で封止でき、従来より用いられている製造プロ
セスを変更する必要がないためコスト増を招くことがな
いという効果を有する。請求項４では、アイランドの半
導体素子部の入力バッファ、出力バッファの電源端、接
地端を、多層構造における電源ライン又は接地ラインに
分離して接続しているので、半導体素子部の出力バッフ
ァで発生したΔＩノイズの入力バッファへの回り込みが
なくなり、ΔＩノイズの影響を低減できるという効果を
有する。
１，２では、アイランドの半導体素子部と接続される複
数の信号ライン部がインナーリードに絶縁して多層構造
で設けられるとともに、少なくとも一つの信号ライン部
が電源ライン又は接地ラインしているので、例えば、半
導体素子部の複数の出力バッファの動作時の過渡電流に
よって生じる電圧変動が低減し、この同時スイッチング
動作時のΔＩノイズを阻止できるという効果を有する。
請求項３では、信号ライン部の多層構造を、インナーリ
ード先端から絶縁部材で封止する範囲内としているの
で、例えば、慣用的なプラスチック、セラミックなどの
絶縁部材で封止でき、従来より用いられている製造プロ
セスを変更する必要がないためコスト増を招くことがな
いという効果を有する。請求項４では、アイランドの半
導体素子部の入力バッファ、出力バッファの電源端、接
地端を、多層構造における電源ライン又は接地ラインに
分離して接続しているので、半導体素子部の出力バッフ
ァで発生したΔＩノイズの入力バッファへの回り込みが
なくなり、ΔＩノイズの影響を低減できるという効果を
有する。
【図１】本発明の半導体集積装置用リードフレームの実
施例における構成を示す上面図である。
施例における構成を示す上面図である。
【図２】（ａ）は、図１中のＡ−Ａ線に係る断面構成を
示す断面図である。（ｂ）は、図１中のＢ−Ｂ線に係る
断面構成を示す断面図である。
示す断面図である。（ｂ）は、図１中のＢ−Ｂ線に係る
断面構成を示す断面図である。
【図３】実施例における要部を拡大して示す斜視図であ
る。
る。
１０ アイランド １１ パッケージ １１ａ 絶縁部材 １２ａ〜１２ｄ インナーリード １４ａ〜１４ｄ，１８ａ〜１８ｄ 電源・接地ライン １６ａ〜１６ｄ，２０ａ〜２０ｄ 有機絶縁膜
Claims (4)
- 【請求項１】 半導体素子部が配置されるアイランド
と、上記半導体素子部の電極と外部端子とをワイヤーボ
ンディングで電気的に接続するインナーリードとを備え
る半導体集積装置用リードフレームにあって、上記アイ
ランドの半導体素子部と接続される複数の信号ライン部
が上記インナーリードに絶縁を有する多層構造で設けら
れることを特徴とする半導体集積装置用リードフレー
ム。 - 【請求項２】 多層構造の信号ライン部の少なくとも一
つの信号ライン部が電源ライン又は接地ラインであるこ
とを特徴とする請求項１記載の半導体集積装置用リード
フレーム。 - 【請求項３】 信号ライン部の多層構造が、インナーリ
ード先端から絶縁部材で封止する範囲内であることを特
徴とする請求項１記載の半導体集積装置用リードフレー
ム。 - 【請求項４】 多層構造の複数の信号ライン部は、絶縁
された上下層の二つの電源ライン間が電気的に接続さ
れ、また二つの接地ライン間が電気的に接続されるとと
もに、上記二つの電源ラインの一方にアイランドの半導
体素子部の入力バッファの電源端が接続され、かつ、上
記二つの電源ラインの他方に出力バッファの電源端が接
続されるとともに、二つの接地ラインの一方にアイラン
ドの半導体素子部の入力バッファの接地端が接続され、
かつ、上記二つの接地ラインの他方に出力バッファの接
地端が接続されることを特徴とする請求項１記載の半導
体集積装置用リードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289699A JPH06120408A (ja) | 1992-10-02 | 1992-10-02 | 半導体集積装置用リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289699A JPH06120408A (ja) | 1992-10-02 | 1992-10-02 | 半導体集積装置用リードフレーム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120408A true JPH06120408A (ja) | 1994-04-28 |
Family
ID=17746606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4289699A Pending JPH06120408A (ja) | 1992-10-02 | 1992-10-02 | 半導体集積装置用リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120408A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996007198A3 (en) * | 1994-08-23 | 1996-10-24 | Nat Semiconductor Corp | A lead frame having layered conductive planes |
-
1992
- 1992-10-02 JP JP4289699A patent/JPH06120408A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996007198A3 (en) * | 1994-08-23 | 1996-10-24 | Nat Semiconductor Corp | A lead frame having layered conductive planes |
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