JPS60180154A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60180154A JPS60180154A JP59035837A JP3583784A JPS60180154A JP S60180154 A JPS60180154 A JP S60180154A JP 59035837 A JP59035837 A JP 59035837A JP 3583784 A JP3583784 A JP 3583784A JP S60180154 A JPS60180154 A JP S60180154A
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- package
- sections
- lead
- semiconductor device
- Prior art date
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- Pending
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/451—Multilayered leadframes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
- H10W72/07554—Controlling the environment, e.g. atmosphere composition or temperature changes in dispositions
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- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、パッケージ面積を増大させることな（実装密
度を向上させるためなされた半導体装置に関するもので
ある。
度を向上させるためなされた半導体装置に関するもので
ある。
半導体集積回路（ＩＣ）の高集積化に伴い、このＩＣチ
ップを実装するためのパッケージに対してもそれに沿う
ように高密度化の要求がよゼられている。第１図は従来
のパッケージの一例としてＤＩＦ（デユアルーインライ
ン−パッケージ）構造を示すもので、多数の外部リード
ｌを備えたリードフレーム２上に固着されたＩＣテップ
３は対応する電極と外部リード間がワイヤボンディング
された後、樹脂４によってモールドされて実装される。
ップを実装するためのパッケージに対してもそれに沿う
ように高密度化の要求がよゼられている。第１図は従来
のパッケージの一例としてＤＩＦ（デユアルーインライ
ン−パッケージ）構造を示すもので、多数の外部リード
ｌを備えたリードフレーム２上に固着されたＩＣテップ
３は対応する電極と外部リード間がワイヤボンディング
された後、樹脂４によってモールドされて実装される。
この場合ＩＣチップの高集積化に応じてパッケージの高
密度化を計るためには、パッケージの面積あるいは外部
リードに着目した改良が考えられる。この考えに沿って
上記ＤＩＰＹ更に小型化しＴ、： Ｓ ＯＰ （スモー
ル−アウトラインーパッケージ）構造や、外部リードを
パッケージの四辺に配置したＱＦＰ （クワッド−フラ
ット−パッケージ）構造等が現在の為密度パッケージの
代表として知られている。
密度化を計るためには、パッケージの面積あるいは外部
リードに着目した改良が考えられる。この考えに沿って
上記ＤＩＰＹ更に小型化しＴ、： Ｓ ＯＰ （スモー
ル−アウトラインーパッケージ）構造や、外部リードを
パッケージの四辺に配置したＱＦＰ （クワッド−フラ
ット−パッケージ）構造等が現在の為密度パッケージの
代表として知られている。
技術的には上記ポイントに従って外部リード間の寸法を
狭（（向えば０．８〜１．２７−間隔）したり、パッケ
ージ外形７小さくかつ薄くすることが行われている。
狭（（向えば０．８〜１．２７−間隔）したり、パッケ
ージ外形７小さくかつ薄くすることが行われている。
しかしながらＬＳＩがさらに発展した超ＬＳＩ（ＶＬＳ
Ｉ）のような超高集積化チップが出現するようになると
、このチップは対応した１００本以上もの外部リードを
必要とするために、上述のような従来の思想に従ってパ
ッケージの高密度化を計るには自ずから限界がある。
Ｉ）のような超高集積化チップが出現するようになると
、このチップは対応した１００本以上もの外部リードを
必要とするために、上述のような従来の思想に従ってパ
ッケージの高密度化を計るには自ずから限界がある。
すなわち従来思想では、ＩＣチップ上の電極に対応した
外部リードに対しては必ず一つの電気信号系統しか設定
することができないため、例えばＩＣチップ上に１００
個の電極が存在している場合には当然１００本の外部リ
ードを配にセざるを得ないので、その密度は幾何学的加
工精度によって決定されるある限られた範囲内に抑えら
れ、１００個以上もの電極を備えたＩＣチップに適する
ような望ましい密度のものン得ることは不可能である。
外部リードに対しては必ず一つの電気信号系統しか設定
することができないため、例えばＩＣチップ上に１００
個の電極が存在している場合には当然１００本の外部リ
ードを配にセざるを得ないので、その密度は幾何学的加
工精度によって決定されるある限られた範囲内に抑えら
れ、１００個以上もの電極を備えたＩＣチップに適する
ような望ましい密度のものン得ることは不可能である。
本発明は以上の観点からなされたもので、リードフレー
ムの構造を改良することにより超高集積化チップに適す
るような高密度パッケージの出現を可能ならしめること
を目的とするものでその特徴とするところは、リードフ
レーム上に固着された半導体素子の電極と周囲のリード
フレーム間欠ワイヤボンディングした半導体装置におい
て、上記リードフレームン複数の導電層が互いに絶縁さ
れた多層構造となし、６導を層と上記半導体素子上の異
なった電極間をワイヤボンディングした半導体装＆を特
徴とするものである。
ムの構造を改良することにより超高集積化チップに適す
るような高密度パッケージの出現を可能ならしめること
を目的とするものでその特徴とするところは、リードフ
レーム上に固着された半導体素子の電極と周囲のリード
フレーム間欠ワイヤボンディングした半導体装置におい
て、上記リードフレームン複数の導電層が互いに絶縁さ
れた多層構造となし、６導を層と上記半導体素子上の異
なった電極間をワイヤボンディングした半導体装＆を特
徴とするものである。
以下図面ン参照して本発明実施例を説明する。
第２図および第３図は共に本発明実施し０による半導体
装置を示す上面図および断面図で、１２は多数の外部リ
ード１１ ン偏えたリードフレームでその中央部のサポ
ータ部】３にはＩＣチップ１４が固着される。
装置を示す上面図および断面図で、１２は多数の外部リ
ード１１ ン偏えたリードフレームでその中央部のサポ
ータ部】３にはＩＣチップ１４が固着される。
上記リードフレーム１２は第１の導電層１５と第２の導
電１−１６とが間を絶縁１ｍ １７ Ｋよって電気的に
絶縁された多層構造となっており、第１および第２導電
層１５．１６は共に少なくともその端部１５Ａ、１６Ａ
は露出きれるように形成きれる。
電１−１６とが間を絶縁１ｍ １７ Ｋよって電気的に
絶縁された多層構造となっており、第１および第２導電
層１５．１６は共に少なくともその端部１５Ａ、１６Ａ
は露出きれるように形成きれる。
以上の構成において、個々の外部リード１］の第１の溝
側１５の端部１５Ａおよび第２の導電層１６の端部１６
ＡＫ対してＩＣチップ１４上の異なった電極１８（ハツ
ト）との間？ワイヤ１９でボンディングすることにより
、ＩＣチップ１４上の電極１８は電気的 ３− に外部へ引き出される。
側１５の端部１５Ａおよび第２の導電層１６の端部１６
ＡＫ対してＩＣチップ１４上の異なった電極１８（ハツ
ト）との間？ワイヤ１９でボンディングすることにより
、ＩＣチップ１４上の電極１８は電気的 ３− に外部へ引き出される。
続いて所望部を樹脂によってモールドし外部リード間を
電気的に分離ｊることにより、半導体装置が完成する。
電気的に分離ｊることにより、半導体装置が完成する。
このようにして得られにノ（ツケージによれば、一本の
外部リードに対して実質的に二本分の外部リードに対し
てワイヤボンディングを行なったのと同等の結果が得ら
れ、外部リードの配列は本来の本数の半分にすることが
できる。
外部リードに対して実質的に二本分の外部リードに対し
てワイヤボンディングを行なったのと同等の結果が得ら
れ、外部リードの配列は本来の本数の半分にすることが
できる。
したがってパッケージの実装密度を２倍にすることがで
きる。
きる。
本文実施列では導電層７２層設けたリードフレームの場
合について説明したが、これに限らずさらに３層、４層
の多層化を計ることも可能であり、これによってよりパ
ッケージ実装密度な向上させることができる。
合について説明したが、これに限らずさらに３層、４層
の多層化を計ることも可能であり、これによってよりパ
ッケージ実装密度な向上させることができる。
以上述べて明らかなように本発明によれば、リードフレ
ーム上に固着された半導体菓子の電極と周囲のリードフ
レーム間をワイヤボンディングした半導体装置において
、上記リードフレームを複 ４− 数の導１１．＃が互いに絶縁された多層構造となし、各
導電層と上記半導体素子上の異なった電極間ンワイヤボ
ンテイングするように構成したものであるから、パッケ
ージ面積を増大させることなく）くツケージ実装密度を
向上させることができるので従来欠点馨除去することが
できる。
ーム上に固着された半導体菓子の電極と周囲のリードフ
レーム間をワイヤボンディングした半導体装置において
、上記リードフレームを複 ４− 数の導１１．＃が互いに絶縁された多層構造となし、各
導電層と上記半導体素子上の異なった電極間ンワイヤボ
ンテイングするように構成したものであるから、パッケ
ージ面積を増大させることなく）くツケージ実装密度を
向上させることができるので従来欠点馨除去することが
できる。
本発明は、特に超ＬＳＩチップに対する実装技術として
最適であり、ホ型寸法を維持したままで高集積化ＩＣの
実現が可能なので特に組型スペースの制限された多くの
％種電子機器へ適用分野を拡大することができる。
最適であり、ホ型寸法を維持したままで高集積化ＩＣの
実現が可能なので特に組型スペースの制限された多くの
％種電子機器へ適用分野を拡大することができる。
第１図は従来例を示す斜視概略図、第２図および第３図
は共に本発明実施例χ示す上面図および断面図である。 １１・・・外部リード、１２・・・リードフレーム、１
４・・・ＩＣチップ、１５．１６・・・導電層、１７・
・・絶縁層、１８・・・電極、１９・・・ボンディング
ワイヤ。 手続補正書 昭和ω年２ 月＞を日 １ 事件の表示 昭和５９ 年特許願 第０３１５８３７ 号２ 発明の
名称 半導体装置 ３ 補正をする者 事件との関係 特許出願人 住所 名 称 （１４ｇ） クラリオン株式会社４、代理人〒
１０５ 住 所 東京都港区芝３丁目２番１４号芝三丁目ピル５
、補正の対象 明細書の発明の詳細な説明の欄１図面の簡単な説明の橢
および図面 ６ 補正の内容 （１） ｌＪ［ａ＋ｉｉＦ第５頁ｍ第５百入する。 ［第４図は完成した半導体装置の外観を示すもので，各
リード１１の樹脂４から外部に露出している部分は各々
第１の導電層１５と第２の導電層１６とが絶縁層１７に
よって絶縁されている構造が、そのまま第１図のように
配置される。この場合第１と第２の導電層１５． １６
に対しては各々別系統の電気信号を加えることができる
。」 （２］明細１１第６負第１５行目を「断面図，第４図は
本発明実施例を示す外観図である。」に引止する。 （３） 図面に別紙のように第４図を追加する。
は共に本発明実施例χ示す上面図および断面図である。 １１・・・外部リード、１２・・・リードフレーム、１
４・・・ＩＣチップ、１５．１６・・・導電層、１７・
・・絶縁層、１８・・・電極、１９・・・ボンディング
ワイヤ。 手続補正書 昭和ω年２ 月＞を日 １ 事件の表示 昭和５９ 年特許願 第０３１５８３７ 号２ 発明の
名称 半導体装置 ３ 補正をする者 事件との関係 特許出願人 住所 名 称 （１４ｇ） クラリオン株式会社４、代理人〒
１０５ 住 所 東京都港区芝３丁目２番１４号芝三丁目ピル５
、補正の対象 明細書の発明の詳細な説明の欄１図面の簡単な説明の橢
および図面 ６ 補正の内容 （１） ｌＪ［ａ＋ｉｉＦ第５頁ｍ第５百入する。 ［第４図は完成した半導体装置の外観を示すもので，各
リード１１の樹脂４から外部に露出している部分は各々
第１の導電層１５と第２の導電層１６とが絶縁層１７に
よって絶縁されている構造が、そのまま第１図のように
配置される。この場合第１と第２の導電層１５． １６
に対しては各々別系統の電気信号を加えることができる
。」 （２］明細１１第６負第１５行目を「断面図，第４図は
本発明実施例を示す外観図である。」に引止する。 （３） 図面に別紙のように第４図を追加する。
Claims (1)
- リードフレーム上に固着された半導体素子の１１極と周
囲のリードフレーム間をワイヤボンディングした半導体
装置において、上記リードフレーム２上数の導電層が互
いに絶縁された多層構造となし、６導を層と上記半導体
素子上の異なった電極間をワイヤボンディングしたこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035837A JPS60180154A (ja) | 1984-02-27 | 1984-02-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035837A JPS60180154A (ja) | 1984-02-27 | 1984-02-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60180154A true JPS60180154A (ja) | 1985-09-13 |
Family
ID=12453085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59035837A Pending JPS60180154A (ja) | 1984-02-27 | 1984-02-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60180154A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4825279A (en) * | 1986-10-08 | 1989-04-25 | Fuji Electric Col, Ltd. | Semiconductor device |
| JPH01233732A (ja) * | 1988-03-15 | 1989-09-19 | Fujitsu Ltd | 半導体装置 |
| US4912547A (en) * | 1989-01-30 | 1990-03-27 | International Business Machines Corporation | Tape bonded semiconductor device |
| US5089878A (en) * | 1989-06-09 | 1992-02-18 | Lee Jaesup N | Low impedance packaging |
| US5592019A (en) * | 1994-04-19 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and module |
| US5864173A (en) * | 1995-04-05 | 1999-01-26 | National Semiconductor Corporation | Multi-layer lead frame |
-
1984
- 1984-02-27 JP JP59035837A patent/JPS60180154A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4825279A (en) * | 1986-10-08 | 1989-04-25 | Fuji Electric Col, Ltd. | Semiconductor device |
| JPH01233732A (ja) * | 1988-03-15 | 1989-09-19 | Fujitsu Ltd | 半導体装置 |
| US4912547A (en) * | 1989-01-30 | 1990-03-27 | International Business Machines Corporation | Tape bonded semiconductor device |
| US5089878A (en) * | 1989-06-09 | 1992-02-18 | Lee Jaesup N | Low impedance packaging |
| US5592019A (en) * | 1994-04-19 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and module |
| US5864173A (en) * | 1995-04-05 | 1999-01-26 | National Semiconductor Corporation | Multi-layer lead frame |
| US5994768A (en) * | 1995-04-05 | 1999-11-30 | National Semiconductor Corporation | Multi-layer lead frame |
| US6087204A (en) * | 1995-04-05 | 2000-07-11 | National Semiconductor Corporation | Method of making a multi-layer lead frame |
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