JPH06120936A

JPH06120936A - 光中継器

Info

Publication number: JPH06120936A
Application number: JP4271255A
Authority: JP
Inventors: Takashi Yorita; 隆寄田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-10-09
Filing date: 1992-10-09
Publication date: 1994-04-28

Abstract

(57)【要約】【目的】本発明の目的は、高速データを識別再生する為
のクロック信号のジッタを減少させ、光信号の伝送距離
を延ばすことである。【構成】伝送光ファイバー３１を伝送された高速光信号
と主クロック信号をｎ分周したｎ分周クロック信号は、
それぞれ中継局Ｂの高速側の光受信器２１、低速側の光
受信器２２で受信され電気信号に変換される。ＰＬＬ回
路２３は、内部で生成する主クロック信号と同じ周波数
のクロック信号の信号位相をｎ分周クロック信号を基準
としてＰＬＬ制御し、得られた抽出クロック信号を識別
回路２４に供給する。識別回路２４は、光受信器２１で
受信された高速データを抽出クロック信号に同期したタ
イミングで識別再生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、光信号を増幅して出力
する光中継器に関する。

【０００２】

【従来の技術】光ファイバーケーブルは、多量なデータ
を高品質で伝送できることから、都市間を結ぶ通信回線
などに利用されている。光通信では、伝送路上での光信
号の減衰を補う為に一定間隔毎に光中継局が設置されて
いる。各光中継局では、受信した高速光信号からその高
速光信号に同期するクロック信号を抽出し、そのクロッ
ク信号を基準として光／電気変換した高速データを識別
再生した後、その再生したデータを光信号に変換して光
伝送路に送出している。

【０００３】しかしながら、中継局に入力する光信号は
ジッタを含んでいるので、その光信号から抽出されたク
ロック信号もジッタを含んでいる。その為、中継距離が
長くなるほどジッタが累積されて、そのクロック信号を
基準として識別再生されるデータの誤り率も増大すると
いう問題点があった。

【０００４】

【発明が解決しようとする課題】そこで、高速データか
ら抽出したクロック信号をｎ分周し、そのｎ分周クロッ
ク信号をＰＬＬ回路に供給し、電圧制御発振器（ＶＣ
Ｏ）で生成されるクロック信号をｎ分周クロック信号の
信号位相に同期させ、その位相同期させたクロック信号
により高速データを識別再生することで、データの識別
誤りを減少させることが考えられている。

【０００５】確かにこの方法によれば、ジッタを減らす
ことが可能であが、高速データから抽出したクロック信
号自体にジッタが含まれているので、そのｎ分周クロッ
ク信号を基準としてＰＬＬ制御を行って、ジッタの影響
を完全に無くすことはできない。

【０００６】本発明の目的は、高速データを識別再生す
る為のクロック信号のジッタを減らし、光信号の伝送距
離を延ばすことである。

【０００７】

【課題を解決するための手段】図１、図２は、本発明の
原理ブロック図である。図１の原理ブロック図（その
１）において、第１の光受信器１は、光伝送路を伝送さ
れる高速光信号を電気信号に変換する。

【０００８】第２の光受信器２は、光伝送路を伝送さ
れ、高速光信号に同期した主クロック信号をｎ分周して
得られたｎ分周クロック光信号を電気信号に変換する。
ＰＬＬ手段３は、上記第２の光受信器２から出力される
ｎ分周クロック信号を基準としてＰＬＬ制御を行って、
ｎ分周クロック信号に同期し、主クロック信号と同じ周
波数のクロック信号を出力する。

【０００９】識別手段４は、第１の光受信器１から出力
される高速データを、ＰＬＬ手段３から出力されるクロ
ック信号に同期して識別再生する。第１の光送信器５
は、識別再生手段４で識別再生された再生データを光信
号に変換して光伝送路に送出する。第２の光送信器６
は、ｎ分周クロック光信号を光伝送路に送出する。

【００１０】また、図２の原理ブロック図（その２）に
おいて、第１の光受信器７及び第２の光受信器８は、図
１の第１及び第２の光受信器１、２と同様に、光伝送路
を伝送される高速光信号及びｎ分周クロック信号を電気
信号に変換する。

【００１１】クロック抽出手段９は、高速データからク
ロック信号を抽出する。識別手段１０は、第１の光受信
器７から出力される高速データを、クロック抽出手段９
で抽出されるクロック信号に同期して識別再生する。

【００１２】ＰＬＬ制御手段１１は、第２の光受信器８
から出力されるｎ分周クロック信号を基準としてＰＬＬ
制御を行って、ｎ分周クロック信号に同期し、かつ主ク
ロック信号と同じ周波数のクロック信号を出力する。

【００１３】エラスティックメモリ１２は、識別手段１
０で識別再生された再生データを順次記憶すると共に、
ＰＬＬ手段１１から出力されるクロック信号に同期して
再生データを読み出すことのできるメモリである。

【００１４】第１の光送信器１３は、エラスティックメ
モリ１２から出力されるデータを光信号に変換して光伝
送路に出力する。第２の光送信器１４は、ｎ分周クロッ
ク光信号を光伝送路に送出する。

【００１５】また、請求項４記載の発明では、図１に示
す第１及び第２の光受信器、ＰＬＬ手段、第１及び第２
の送信器と同様の各手段を備え、さらに以下の手段を有
している。

【００１６】データ分岐手段は、第１の光受信器から出
力される高速データを分岐させる。クロック分岐手段
は、ＰＬＬ手段から出力されるクロック信号を分岐させ
る。第１及び第２の遅延手段は、クロック分岐手段で分
岐されたクロック信号に所定の遅延を施す。

【００１７】第１及び第２の識別手段は、データ分岐手
段で分岐された高速データを、第１及び第２の遅延手段
で遅延の施されたクロック信号に同期して識別再生す
る。第１及び第２の誤り検出手段は、第１及び第２の識
別手段で識別再生された再生データの誤りを検出する。

【００１８】制御手段は、第２の誤り検出手段で検出さ
れるデータの誤り率が所定の許容値以下となるように第
２の遅延手段の遅延量を制御し、その遅延量に基づいて
第１の遅延手段の遅延量を制御する。

【００１９】

【作用】図１に示した発明では、ＰＬＬ手段３で、内部
で生成される主クロック信号と同じ周波数のクロック信
号を、光伝送路を伝送されるｎ分周クロック信号を基準
として位相制御を行うことで、ジッタの無いオリジナル
のクロック信号に近いクロック信号を得ることができ
る。これにより、中継局におけるジッタの累積を減らす
ことができるので、データ識別時の誤り率を小さくし
て、光信号の伝送距離を延ばすことが可能となる。

【００２０】また、図２に示した発明では、高速データ
から抽出した主クロック信号で識別再生した再生データ
をエラスティックメモリに書き込み、その書き込んだ再
生データを、ｎ分周クロック信号を基準としてＰＬＬ制
御したクロック信号で読み出すことで、クロックのジッ
タの影響を除いてデータを読み出すことができる。これ
により、光中継器におけるデータの誤り率を小さくし
て、光信号の伝送距離を延ばすことができる。

【００２１】さらに、請求項４記載の発明では、ｎ分周
クロック信号を基準としてＰＬＬ制御したクロック信号
に遅延を施す遅延手段、識別手段、誤り検出手段を２系
統設け、一方を検出系、他方をデータ識別系としたとき
に、検出系のデータ誤り率が所定の許容値以下となるよ
うな遅延量を求め、その遅延量をデータ識別系の遅延量
として設定することで、常にデータ識別系のデータの誤
り率を適正な状態に保つことができる。これにより、光
中継器におけるデータの誤り率が小さくなるので、光信
号の伝送距離を延ばすことができる。

【００２２】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図３は、本発明の第１実施例の光中継局（光中継
器）の構成を示す図である。

【００２３】各中継局Ａ、Ｂ、Ｃは、光受信器（ＯＲ1,
2;0ptical Receiver) ２１、２２と、ＰＬＬ回路２３
と、識別再生回路（ＤＥＣ）２４と、光送信器( ＯＳ1,
2;Optical Sender) ２５、２６とを備えている。

【００２４】図３の上部に示すブロック図は、中継局の
具体的構成を示す図である。以下、中継局Ａが上位局
で、その中継局Ａから他の中継局に高速光信号とその高
速光信号に同期した主クロック信号をｎ分周したｎ分周
クロック信号が伝送される場合について説明する。

【００２５】中継局Ａの送信側の高安定発振源２７で生
成される高安定の高速クロック信号（主クロック信号）
は、高速ＭＵＸ(Multiplexer) ２９とｎ分周回路２８と
に出力される。高速ＭＵＸ２９は、高速クロック信号に
同期してデータを高速側の光送信器２５に出力する。光
送信器２５は変調回路とＯＳ１とを有し、変調回路で高
速データにＦＭ変調等の変調を施し、ＯＳ１で光信号に
変換して光カプラ（図示せず）に出力する。なお、高速
データに変調をかけずにそのまま出力することもでき
る。

【００２６】ｎ分周回路２８で分周されたｎ分周クロッ
ク信号は、交番データ３０として低速側の光送信器２６
に出力される。光送信器２６は、変調回路とＯＳ２とを
有し、ｎ分周クロック信号に変調をかけ、光信号に変換
して出力する。

【００２７】光送信器２５及び光送信器２６から出力さ
れる光信号は、図示しない光カプラで合波され伝送光フ
ァイバー３１に送出される。中継局Ｂの受信側では、光
ファイバー３１を伝送される光信号が、光カプラ（図示
せず）で２方向に分離され、それぞれ高速側の光受信器
２１と低速側の光受信器２２に入力する。そして、高速
側の光受信器２１及び低速側の光受信器２２において、
光周波数の違いにより高速光信号と低速のｎ分周クロッ
ク光信号とが区別して受信される。具体的には、ＩＭＤ
Ｄ方式では光フィルタにより光信号を区別し、コヒーレ
ント方式では、中継局が周波数分離機能を持っているの
で局発光の設定周波数との差により光信号を区別する。

【００２８】ＰＬＬ回路２３は、図示しない電圧制御発
振器（ＶＣＯ）で生成されるクロック信号の信号位相
を、光受信器２２から出力されるｎ分周クロック信号を
基準としてＰＬＬ（Phase Locked Loop)制御して、主ク
ロック信号と同じ周波数でｎ分周クロック信号に同期し
た抽出クロック信号を識別再生回路２４に供給する。

【００２９】識別再生回路２４は、ＰＬＬ回路２３から
出力される抽出クロック信号に同期したタイミングで光
受信器２１から出力される高速データを識別再生し、再
生データを高速側の光送信器２５に出力する。高速側の
光送信器２５は、再生データを光信号に変換し、高速光
信号として伝送光ファイバー３１に送出する。なお、Ｐ
ＬＬ回路２３と識別再生回路２４とで識別ブロック３２
を構成している。

【００３０】また、光受信器２２で受信されたｎ分周ク
ロック信号は、低速側の光送信器２６で光信号に変換さ
れ、伝送光ファイバー３１に送出される。この実施例で
は、光伝送路に高速光信号とその高速光信号に同期する
主クロック信号をｎ分周したｎ分周クロック光信号とを
送出し、中継局でそのｎ分周クロック信号を基準として
内部のＶＣＯ等で発生するクロック信号（主クロック信
号と同じ周波数の信号）の位相をＰＬＬ制御して、主ク
ロック信号と同じ周波数でｎ分周クロック信号に同期し
た抽出クロック信号を得ている。そして、その抽出クロ
ック信号を基準として高速データの識別再生を行ってい
る。

【００３１】この場合、光伝送路を伝送されるｎ分周ク
ロック信号を基準にしてＰＬＬ制御を行っているので、
高速データからクロック信号を抽出したときデータのパ
ターン効果等により生じるジッタ（０又は１の連続する
データからクロックを抽出したとき生じるジッタ）の影
響を受けず、オリジナルのクロック信号に近いクロック
信号を得ることができる。これにより、各中継局でのク
ロックのジッタの累積を少なくできるので、データの識
別誤りを少なくして、光信号の伝送距離を延ばすことが
できる。

【００３２】次に、図４は、ｎ分周クロック信号に基づ
いてＰＬＬ制御したクロック信号により、エラスティッ
クメモリからのデータの読み出しを行うことで、ジッタ
の影響を減らした本発明の第２実施例の中継局の主要部
の構成図である。

【００３３】同図において、信号分岐バッファ回路４１
は、高速データを２方向に分岐させる。狭帯域フィルタ
４２は、高速データからデータに同期する主クロック信
号を抽出し、抽出した主クロック信号を識別回路４３に
供給する。識別回路４３は、その主クロック信号に同期
して高速データをラッチする。

【００３４】一方、光伝送路を伝送され、低速側の光受
信器２２（図３参照）で受信されたｎ分周クロック信号
は、位相比較回路４４において、電圧制御発振器（ＶＣ
Ｏ）４５から出力されるクロック信号（主クロック信号
と同じ周波数のクロック信号）をｎ分周回路４６でｎ分
周したクロック信号と位相が比較され、位相差に応じた
信号がラグフィルタ４７を介してＶＣＯ４５に出力され
る。

【００３５】これにより、ＶＣＯ４５の周波数位相が制
御され、入力するｎ分周クロック信号位相に同期したク
ロック信号が生成される。なお、ラグフィルタ４７は、
ＶＣＯ４５に供給される制御電圧が急激に変化するのを
抑える為の回路である。

【００３６】エラスティックメモリ４８は、書き込みと
読み出しが独立に行えるメモリであり、識別回路４３か
ら出力される高速データが主クロックに同期して書き込
まれ、ＶＣＯ４５から供給されるクロック信号に同期し
てその書き込まれたデータが読み出される。

【００３７】エラスティックメモリ４８は、例えば入力
側のｎビットのシフトレジスタと、そのシフトレジスタ
にラッチされたｎビットのデータをラッチするｎビット
のレジスタと、そのｎビットのデータが転送され、その
転送されたデータをクロックに同期して順次出力するｎ
ビットのシフトレジスタとからなり、識別回路４３から
出力された再生データを、ＰＬＬ回路２３から供給され
るクロック信号に同期して読み出すことができる。

【００３８】すなわち、エラスティックメモリ４８にＰ
ＬＬ制御されたオリジナルのクロック信号に近いクロッ
ク信号を供給し、そのクロック信号に同期したタイミン
グで再生データ読み出すことで、位相余裕を持ってデー
タを読み出すことができる。

【００３９】次に、図５は、識別回路及びエラーディテ
クタを２系統設け、一方を正規のデータ識別系、他方を
データの誤り率を検出する検出系とした本発明の第３実
施例の光中継器の主要部の構成図である。

【００４０】光伝送路を伝送された高速光信号とｎ分周
クロック光信号は、それぞれ図３に示した光受信器で電
気信号に変換され、信号分岐バッファ５０、ＰＬＬ回路
５１に入力する。

【００４１】ＰＬＬ回路５１は、前述した位相比較回路
４４、ラグフィルタ４７、ＶＣＯ４５などからなり、ｎ
分周クロック信号を基準としてＰＬＬ制御して得られる
抽出クロック信号をクロック分岐バッファ５２へ出力す
る。

【００４２】クロック分岐バッファ５２は、上記の抽出
クロック信号を２方向に分岐させ、分岐させた抽出クロ
ック信号を電圧制御遅延素子５３、５４に出力する。電
圧制御遅延素子５３、５４は、それぞれＣＰＵ５６から
の制御信号とＤ／Ａ変換回路５５から出力される制御信
号により遅延量が制御される遅延素子であり、抽出クロ
ック信号に所定量の遅延を施したクロック信号を、それ
ぞれ識別回路５７、５８に出力する。

【００４３】他方、信号分岐バッファ５０で２方向に分
岐された高速データは、識別回路５７、５８において、
電圧制御遅延素子５３、５４から出力される遅延の施さ
れたクロック信号に同期したタイミングで識別再生され
る。

【００４４】同期回路及びエラーディテクタ５９、６０
は、識別回路５７、５８で識別再生されたデータのフレ
ーム同期の検出及びデータ誤りの監視を行う回路であ
り、検出した一定時間におけるデータの誤り率（エラー
レイト）をＣＰＵ５６に出力する。エラーディテクタ５
９、６０は、例えばデータに付加されるパリティデータ
をチェックすることで、データ誤りの有無を検出する。

【００４５】ＣＰＵ５６は、データラッチ６１への遅延
量データの設定、エラーディテクタ５９、６０で検出さ
れるエラーレイト値のＲＡＭ６２への書き込み、電圧制
御遅延素子５３の遅延量を指定する制御信号の出力等を
行う。

【００４６】ここで、上述した回路の動作を説明する。
ＣＰＵ５６は、１タイムスロット（１クロックの間）を
ｍ等分した1/m 時間づつクロック信号を遅延させるデー
タをデータラッチ６１に設定する。すると、Ｄ／Ａ変換
回路５５から、データラッチ６１に設定された設定値に
対応する制御信号が電圧制御遅延素子５４に出力され、
1/m 時間づつ遅延が施された抽出クロック信号が、検出
系の識別回路５８に出力される。遅延量の検出系の同期
回路及びエラーディテクタ６０は、識別回路５８から出
力される再生データの各遅延時間における誤り率（エラ
ーレイト）をＣＰＵ５６に出力する。

【００４７】ＣＰＵ５６は、データラッチ６１に設定す
るデータを順次書き換え、電圧制御遅延素子５４の遅延
量を1/m 時間づつ変化させ、クロックの位相を順次変化
させる。そして、それぞれの遅延量におけるエラーレイ
トデータをエラーディテクタ６０から収集して、収集し
たエラーレイトデータをＲＡＭ６２に書き込む。さら
に、ＣＰＵ５６は、データの誤り率が最も小さくなる遅
延時間を最適遅延時間としてデータラッチ６１に設定
し、同時にその最適遅延時間に対応する制御信号を正規
のデータ識別系の電圧制御遅延素子５３に出力する。こ
れにより、正規のデータの識別系の識別回路５７に供給
されるクロック信号の位相が、データ誤り率が最も小さ
くなるように制御される。

【００４８】一方、正規のデータ識別系のエラーディテ
クタ５９でも、識別回路５７の再生データのエラーレイ
トの検出が行われており、検出されたエラーレイトデー
タはＣＰＵ５６に出力されている。ＣＰＵ５６は、正規
のデータ識別系のエラーレイトデータが所定の許容値以
下となっていれば、そのとき電圧制御遅延素子５３に出
力している制御信号をそのまま固定し、エラーレイトデ
ータが所定の許容値を超えているときには、データラッ
チ６１に設定するデータを段階的に変化させてクロック
信号の位相を順に変化させる。

【００４９】すなわち、検出系のエラーディテクタ６０
でのデータの誤り率の検出の結果、エラーレイトが所定
の許容値以下となるような遅延時間が設定された場合で
も、正規のデータ識別系のエラーレイトが悪くなったと
きには、再度遅延時間の設定が行われクロックの遅延量
の制御が行われる。

【００５０】この実施例によれば、常に正規のデータ識
別系のエラーレイトが所定の許容範囲に入るように、Ｐ
ＬＬ回路５１から供給されるクロック信号の遅延量が制
御されるので、データの識別誤りを減らすことができ
る。

【００５１】次に、ＰＬＬ回路５１のＶＣＯの発振周波
数を高速データのビットレートの３倍の周波数に設定
し、電圧制御遅延素子５３における制御遅延量を1/3 に
した本発明の第４実施例を図６により説明する。以下、
図５の回路と異なる点について説明する。なお、図６に
は、遅延量の検出系に関する回路だけを示してあり、正
規のデータ識別系も同様な構成を有しているものとす
る。

【００５２】ＰＬＬ回路５１からは高速データのビット
レートの３倍の周波数の抽出クロック信号３ｆ₀が出力
され、その抽出クロック信号３ｆ₀がクロック分岐回路
５２で分岐され電圧制御遅延素子５４に出力される。そ
して、電圧制御遅延素子５４においてそのクロック信号
３ｆ₀に所定量の遅延が施されて、識別回路５８及びシ
フトレジスタ７１に出力される。

【００５３】識別回路５８から出力される再生データ
は、３ビットのシフトレジスタ７１の入力端子に入力
し、クロック信号３ｆ₀に同期して順次シフトされる。
３ビットのレジスタ７２の各入力端子には、シフトレジ
スタ７１の各段の出力信号が入力し、レジスタ７２のク
ロック端子ＣＫには、３分周回路７３で１／３の周波数
に分周されたクロック信号ｆ₀が供給されており、シフ
トレジスタ７１の各段の出力信号がクロック信号ｆ₀に
同期したタイミングでラッチされる。

【００５４】さらに、レジスタ７２にラッチされた３ビ
ットのデータは、３個の同期回路及びエラーディテクタ
６０−１、６０−２、６０−３でそれぞれ同期検出、エ
ラー検出が行われ、各エラーディテクタ６０−１、６０
−２、６０−３で検出されたエラーレイトデータがＣＰ
Ｕ５６へ出力される。

【００５５】ＣＰＵ５６は、データラッチ６１に電圧制
御遅延素子５４の遅延量を決めるデータを順次設定し、
それぞれの遅延量におけるエラーレイトを収集して、エ
ラーレイトが最良となる遅延量を求める。

【００５６】この第４実施例では、主クロック信号ｆ₀
の１クロックの期間を３分割し、その３分割した期間内
で遅延量を変化させればよいので、電圧制御遅延素子５
４における制御遅延量を１／３に減らすことができる。
従って、最適遅延量を求めるまでの時間が上述した第３
実施例の１／３となり、短時間でデータの同期を取るこ
とが可能となる。

【００５７】

【発明の効果】本発明によれば、主クロック信号をｎ分
周したｎ分周クロック信号に基づいて主クロック信号と
同じ周波数のクロック信号をＰＬＬ制御することで、ク
ロック信号のジッタを減らし、データ識別時の誤り率を
減少させることができる。これにより、光信号の伝送距
離を延ばすことが可能となる。また、データ識別系と別
にデータの誤り率を検出する識別回路、エラーディテク
タ等を設け、データの誤り率が最小となるようにＰＬＬ
制御されたクロック信号の遅延時間を制御することで、
データ識別系にデータの誤り率が最小となるクロック信
号を供給することができる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図（その１）である。

【図２】本発明の原理ブロック図（その２）である。

【図３】本発明の第１実施例の光中継局の構成図であ
る。

【図４】本発明の第２実施例の光中継局の主要部の構成
図である。

【図５】本発明の第３実施例の光中継局の主要部の構成
図である。

【図６】本発明の第４実施例の光中継局の主要部の構成
図である。

【符号の説明】

１、７第１の光受信器２、８第２の光受信器３、１１ＰＬＬ手段４、１０識別手段５、１３第１の光送信器６、１４第２の光送信器９クロック抽出手段１２エラスティックメモリ

Claims

【特許請求の範囲】

【請求項１】光伝送路を伝送される高速光信号を電気
信号に変換する第１の光受信器(1) と、光伝送路を伝送され、前記高速光信号に同期した主クロ
ク信号をｎ分周して得られたｎ分周クロック光信号を電
気信号に変換する第２の光受信器(2) と、前記第２の光受信器(2) から出力されるｎ分周クロック
信号を基準としてＰＬＬ制御を行って、そのｎ分周クロ
ック信号に同期し、主クロック信号と同じ周波数のクロ
ック信号を出力するＰＬＬ手段(3) と、前記第１の光受信器(1) から出力される高速データを、
前記ＰＬＬ手段(3) から出力されるクロック信号に同期
して識別再生する識別手段(4) と、前記識別手段(4) で識別再生された再生データを光信号
に変換して光伝送路に送出する第１の光送信器(5) と、ｎ分周クッロク光信号を光伝送路に送出する第２の光送
信器(6) とを備えることを特徴とする光中継器。
【請求項２】前記第２の光受信器(2) は、光伝送路を
伝送されるｎ分周クロック信号と保守データとからなる
低速光信号を受信して電気信号に変換し、前記第２の光送信器(6) は、ｎ分周クロック信号と保守
データとからなる低速光信号を光伝送路に送出すること
を特徴とする請求項１記載の光中継器。
【請求項３】光伝送路を伝送される高速光信号を受信
して電気信号に変換する第１の光受信器(7) と、前記高速光信号に同期した主クロック信号をｎ分周した
ｎ分周クロック光信号を電気信号に変換する第２の光受
信器(8) と、前記第１の光受信器(7) から出力される高速データから
その高速データに同期したクロック信号を抽出するクロ
ック抽出手段(9) と、前記第１の光受信器(7) から出力される高速データを、
前記クロック抽出手段(9) で抽出されたクロック信号に
同期して識別再生する識別手段(10)と、前記第２の光受信器(8) から出力されるｎ分周クロック
信号を基準としてＰＬＬ制御を行って、そのｎ分周クロ
ック信号に同期し、主クロック信号と同じ周波数のクロ
ック信号を出力するＰＬＬ手段(11)と、前記識別手段(10)で識別再生された再生データを順次記
憶すると共に、前記ＰＬＬ手段(11)から出力されるクロ
ック信号に同期してその再生データが読み出されるエラ
スティックメモリ(12)と、前記エラスティックメモリ(12)から出力されるデータを
光信号に変換して光伝送路に送出する第１の光送信器(1
3)と、ｎ分周クッロク光信号を光伝送路に送出する第２の光送
信器(14)とを備えることを特徴とする光中継器。
【請求項４】光伝送路を伝送される高速光信号を電気
信号に変換する第１の光受信器と、高速光信号に同期した主クロク信号をｎ分周したｎ分周
クロック光信号を電気信号に変換する第２の光受信器
と、前記第２の光受信器から出力されるｎ分周クロック信号
を基準としてＰＬＬ制御を行って、そのｎ分周クロック
信号に同期し、主クロック信号と同じ周波数のクロック
信号を出力するＰＬＬ手段と、前記第１の光受信で受信された高速データを分岐させる
データ分岐手段と、前記ＰＬＬ手段から出力されるクロック信号を分岐させ
るクロック分岐手段と、前記クロック分岐手段で分岐されたクロック信号に所定
の遅延を施す第１及び第２の遅延手段と、前記データ分岐手段で分岐された高速データを、前記第
１及び第２の遅延手段で遅延の施されたクロック信号に
同期して識別再生する第１及び第２の識別手段と、前記第１及び第２の識別手段で識別再生された再生デー
タの誤りを検出する第１及び第２の誤り検出手段と、前記第２の誤り検出手段で検出された再生データの誤り
率が所定の許容値以下となるように前記第２の遅延手段
の遅延量を制御し、その遅延量に基づいて前記第１の遅
延手段の遅延量を制御する制御手段とを備えることを特
徴とする光中継器。
【請求項５】前記制御手段は、前記第１の誤り検出手段
で検出されるデータの誤り率が所定の許容値を超えた場
合、前記第２の遅延手段の遅延量を順次変化させ、前記
第２の誤り検出手段で検出される誤り率が所定の許容値
以下となったときの遅延量を、前記第１の遅延手段の遅
延量として設定することを特徴とする請求項４記載の光
中継器。