JPS62147526A - 乗算器 - Google Patents
乗算器Info
- Publication number
- JPS62147526A JPS62147526A JP60289571A JP28957185A JPS62147526A JP S62147526 A JPS62147526 A JP S62147526A JP 60289571 A JP60289571 A JP 60289571A JP 28957185 A JP28957185 A JP 28957185A JP S62147526 A JPS62147526 A JP S62147526A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- multiplier
- register
- multiplicand
- binary number
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は固定小数点を有する二進数の乗算器に関する。
本発明は、固定小数点を有する二つの二進数の積を演算
する乗算器において、 一方の二進数を上位と下位とに分割し、他方の二進数と
のそれぞれの積を桁合わせして加算することにより、 乗算器のハードウェア量の縮小を図ることができるよう
にしたものである。
する乗算器において、 一方の二進数を上位と下位とに分割し、他方の二進数と
のそれぞれの積を桁合わせして加算することにより、 乗算器のハードウェア量の縮小を図ることができるよう
にしたものである。
従来例ディジタル乗算回路の構成を第２図に示す。この
回路では、固定小数点のｎビットの乗数ａが乗数レジス
タ２３に、固定小数点のｍビットの被乗数Ｘが被乗数レ
ジスタ２０に入力される。乗算回路２６では、乗数レジ
スタの数値と被乗数のレジスタの数値の演算が行われ、
固定小数点ｎ＋ｍビットの積が積レジスタ２７に出力さ
れる。
回路では、固定小数点のｎビットの乗数ａが乗数レジス
タ２３に、固定小数点のｍビットの被乗数Ｘが被乗数レ
ジスタ２０に入力される。乗算回路２６では、乗数レジ
スタの数値と被乗数のレジスタの数値の演算が行われ、
固定小数点ｎ＋ｍビットの積が積レジスタ２７に出力さ
れる。
このような従来例乗算器では、乗数ｎビットと被乗数ｍ
ビットとの乗算では、入力がｎビットとｍビット・出力
がｎ＋ｍビットの乗算回路が必要になる。したがってハ
ードウェアの規模が大きくなる欠点がある。
ビットとの乗算では、入力がｎビットとｍビット・出力
がｎ＋ｍビットの乗算回路が必要になる。したがってハ
ードウェアの規模が大きくなる欠点がある。
本発明は、このような欠点を除去するもので、ハードウ
ェアの規模が縮小された乗算器を提供することを目的と
する。
ェアの規模が縮小された乗算器を提供することを目的と
する。
本発明は、固定小数点を有する第一の二進数と固定小数
点を有する第二の二進数との積を演算する乗算器におい
て、上記第一の二進数の上位ビットと上記第二の二進数
とを乗算して固定小数点を有する第三の二進数を生成す
る第一演算手段と、上記第一の二進数の上記上位ビット
を除く下位ビットの少なくとも一部と上記第二の二進数
との積に相応の二進数の各ビットをその下位ビット数に
相当する桁数だけ下位にシフトした第四の二進数を生成
する第二演算手段と、上記第三の二進数と上記第四の二
進数との加算を行う第三演算手段とを備えたことを特徴
とする。
点を有する第二の二進数との積を演算する乗算器におい
て、上記第一の二進数の上位ビットと上記第二の二進数
とを乗算して固定小数点を有する第三の二進数を生成す
る第一演算手段と、上記第一の二進数の上記上位ビット
を除く下位ビットの少なくとも一部と上記第二の二進数
との積に相応の二進数の各ビットをその下位ビット数に
相当する桁数だけ下位にシフトした第四の二進数を生成
する第二演算手段と、上記第三の二進数と上記第四の二
進数との加算を行う第三演算手段とを備えたことを特徴
とする。
例えば、８ビツトの乗数ａと、１６ビツトの被乗数Ｘと
の積ｙを求める場合に、Ｘを上位８ビツトのＸｈと下位
８ビツトのＸ、とに分割すれば、ｙ＝ａｘｘ ” ａ ×（ｘｈＸ１００００００ｂ＋Ｘ、 ）ただし
、ｂは二進数を示す記号 になる。これらの二進数は固定小数点であるので、Ｙ
／ １００００００００ｂ −ａ Ｘ ｘ 。
の積ｙを求める場合に、Ｘを上位８ビツトのＸｈと下位
８ビツトのＸ、とに分割すれば、ｙ＝ａｘｘ ” ａ ×（ｘｈＸ１００００００ｂ＋Ｘ、 ）ただし
、ｂは二進数を示す記号 になる。これらの二進数は固定小数点であるので、Ｙ
／ １００００００００ｂ −ａ Ｘ ｘ 。
＋ （ａ ／ １００００ｂ） Ｘ （ｘ 、 ／ １
００ＱＯｂ）を演算してもよい。右辺第一項は第一演算
手段で演算され、右辺第二項は第二演算手段で演算され
、それぞれの演算結果は第三演算手段で加算されて左辺
が求められる。
００ＱＯｂ）を演算してもよい。右辺第一項は第一演算
手段で演算され、右辺第二項は第二演算手段で演算され
、それぞれの演算結果は第三演算手段で加算されて左辺
が求められる。
したがって、乗算器のハードウェアは８ビツトと８ビツ
トの演算規模でよい。
トの演算規模でよい。
ｙ ＝ ａ Ｘ ｘ
−−（１１ここで、ａ：８ビツト固定小数点、２の
補数形式ｘ：１６ビツト固定小数点、２の補数形式の数
値 の乗算は、 ｘ ＝ｘ ｈ ｘ １００００００００ｂ ＋ ｘ ｔ
−’−（２）ここで、 Ｘｈ：Ｘの上位８ビツト Ｘｔ＋Ｘの下位８ビツト ｂ−数値の終わりに付加し二進数を示す記号 であるので、 ｙ＝ａｘｘ ＝ ａ Ｘ Ｘ ｂ Ｘ １００００００００ｂ ＋
ａ Ｘ ｘ 、 −（３）になる。
−−（１１ここで、ａ：８ビツト固定小数点、２の
補数形式ｘ：１６ビツト固定小数点、２の補数形式の数
値 の乗算は、 ｘ ＝ｘ ｈ ｘ １００００００００ｂ ＋ ｘ ｔ
−’−（２）ここで、 Ｘｈ：Ｘの上位８ビツト Ｘｔ＋Ｘの下位８ビツト ｂ−数値の終わりに付加し二進数を示す記号 であるので、 ｙ＝ａｘｘ ＝ ａ Ｘ Ｘ ｂ Ｘ １００００００００ｂ ＋
ａ Ｘ ｘ 、 −（３）になる。
ところで、最上位ビット符号ビット、最上位ビットとそ
の次のビット間に小数点があるとすると、ｙを１０００
０００００ｂで割った値で演算することが有利である。
の次のビット間に小数点があるとすると、ｙを１０００
０００００ｂで割った値で演算することが有利である。
すなわち、
Ｙ ／ １００００００００ｂ ＝ ａ ｘ’ ｘｈ
＋ （ａ ／１００００ｂ）Ｘ （ｘ、／１００００ｂ
）・・・−一−・−一−・（４） を演算して（１１式の演算を行うことができる。
＋ （ａ ／１００００ｂ）Ｘ （ｘ、／１００００ｂ
）・・・−一−・−一−・（４） を演算して（１１式の演算を行うことができる。
以下、本発明実施例回路を図面に基づいて説明する。
第１図は本発明実施例回路の構成を示す回路接続図であ
る。この回路は、被乗数上位レジスタ１と、被乗数回路
レジスタ４と、乗算回路１２と、この被乗数上位レジス
タ１の出力と被乗数下位レジスタ４の出力の一方を選択
して乗算回路１２に出力する被乗数セレクタ７と、乗数
レジスタ８と、この乗数レジスタのすべてのビットと一
部のビットの一方を選択して乗算回路１２に出力する乗
数セレクタ１１と、乗算回路で実行される二回の演算結
果を加算する加算回路１３と、この加算回路１３の出力
を登録する積レジスタ１４とを備える。
る。この回路は、被乗数上位レジスタ１と、被乗数回路
レジスタ４と、乗算回路１２と、この被乗数上位レジス
タ１の出力と被乗数下位レジスタ４の出力の一方を選択
して乗算回路１２に出力する被乗数セレクタ７と、乗数
レジスタ８と、この乗数レジスタのすべてのビットと一
部のビットの一方を選択して乗算回路１２に出力する乗
数セレクタ１１と、乗算回路で実行される二回の演算結
果を加算する加算回路１３と、この加算回路１３の出力
を登録する積レジスタ１４とを備える。
次に、この実施例回路の動作を第１図に基づいて説明す
る。この実施例回路では、Ｘ Ｌ ／ １００００ｂ、
ａ ／１００００ｂの入力が８ビツトなのでＸ、および
ａの上位４ビツトのみが有効になる。したがって、Ｘお
よびｙは１２ビ・ノドの精度が保証される。まず、乗数
ａが乗数レジスタ８に、また被乗数Ｘの上位８ビツトが
Ｘｈが被乗数上位レジスタ１に、さらに被乗数Ｘの下位
４ビツトが被乗数下位レジスタ４に入力される。被乗数
セレクタ７では、はじめに被乗数上位レジスタ１が、ま
た乗数セレクタ１１には乗数レジスタ８の値がそのまま
入力されるように選択される。これにより、（５）式右
辺第−項のａｘｘ、の乗算が乗算回路１２で行われ、１
６ビツトの乗算結果のうち上位１３ビツトが加算回路１
３に入力される。
る。この実施例回路では、Ｘ Ｌ ／ １００００ｂ、
ａ ／１００００ｂの入力が８ビツトなのでＸ、および
ａの上位４ビツトのみが有効になる。したがって、Ｘお
よびｙは１２ビ・ノドの精度が保証される。まず、乗数
ａが乗数レジスタ８に、また被乗数Ｘの上位８ビツトが
Ｘｈが被乗数上位レジスタ１に、さらに被乗数Ｘの下位
４ビツトが被乗数下位レジスタ４に入力される。被乗数
セレクタ７では、はじめに被乗数上位レジスタ１が、ま
た乗数セレクタ１１には乗数レジスタ８の値がそのまま
入力されるように選択される。これにより、（５）式右
辺第−項のａｘｘ、の乗算が乗算回路１２で行われ、１
６ビツトの乗算結果のうち上位１３ビツトが加算回路１
３に入力される。
次に、被乗数セレクタ７は被乗数下位レジスタ４を選択
する。このとき被乗数への入力は被乗数Ｘから下位４ビ
ツトを取り出したｘＬを１００００ｂで割った値である
から、被乗数セレクタ７の上位４ビツトにはＯが入力さ
れる。また、乗数セレクタはａ ／１００００ｂを選択
する。これは乗数ａの上位４ビツトを下位４ビツトに入
力し、符号ビットである最上位ビットを上位４ビツトに
拡張して入力する。これにより、（５）式右辺第二項の
（ａ ／１００００ｂ）ｘ （ＸＬ ／１００００ｂ）
の乗算が行われる。乗算結果のうち上位１３ビツトが加
算回路１３へ入力され、二つの乗算結果の和が計算され
る。ここで、１３ビツト目が丸められ、１２ビツトの演
算結果が積レジスタ１４に出力される。したがって（４
）式右辺に相当する演算が得られ、８ビツト×１２ビツ
トの乗算回路と等価な乗算結果が得られる。
する。このとき被乗数への入力は被乗数Ｘから下位４ビ
ツトを取り出したｘＬを１００００ｂで割った値である
から、被乗数セレクタ７の上位４ビツトにはＯが入力さ
れる。また、乗数セレクタはａ ／１００００ｂを選択
する。これは乗数ａの上位４ビツトを下位４ビツトに入
力し、符号ビットである最上位ビットを上位４ビツトに
拡張して入力する。これにより、（５）式右辺第二項の
（ａ ／１００００ｂ）ｘ （ＸＬ ／１００００ｂ）
の乗算が行われる。乗算結果のうち上位１３ビツトが加
算回路１３へ入力され、二つの乗算結果の和が計算され
る。ここで、１３ビツト目が丸められ、１２ビツトの演
算結果が積レジスタ１４に出力される。したがって（４
）式右辺に相当する演算が得られ、８ビツト×１２ビツ
トの乗算回路と等価な乗算結果が得られる。
本発明は以上説明したように、−回の乗算を二回に分け
て行われるので、乗算回路のハードウェアの規模を低減
できる効果がある。
て行われるので、乗算回路のハードウェアの規模を低減
できる効果がある。
第１図は本発明実施例装置の構成を示すブロック構成図
。 第２図は従来例装置の構成を示すブロック構成図。 １・・・被乗数上位レジスタ、２．５．９．１６．２１
．２４．２８・・・最上位ビット、３．６．１０．１５
．２２．２５．２９・・・最下位ビット、４・・・被乗
数下位レジスタ、７・・・被乗数セレクタ、８．２３・
・・乗数レジスタ、１１・・・乗数セレクタ、１２．２
６・・・乗算回路、１３・・・加算回路、１４．２７・
・・積レジスタ、２０・・・被乗数レジスタ。
。 第２図は従来例装置の構成を示すブロック構成図。 １・・・被乗数上位レジスタ、２．５．９．１６．２１
．２４．２８・・・最上位ビット、３．６．１０．１５
．２２．２５．２９・・・最下位ビット、４・・・被乗
数下位レジスタ、７・・・被乗数セレクタ、８．２３・
・・乗数レジスタ、１１・・・乗数セレクタ、１２．２
６・・・乗算回路、１３・・・加算回路、１４．２７・
・・積レジスタ、２０・・・被乗数レジスタ。
Claims (1)
- （１）固定小数点を有する第一の二進数と固定小数点を
有する第二の二進数との積を演算する乗算器において、 上記第一の二進数の上位ビットと上記第二の二進数とを
乗算して固定小数点を有する第三の二進数を生成する第
一演算手段と、 上記第一の二進数の上記上位ビットを除く下位ビットの
少なくとも一部と上記第二の二進数との積に相応の二進
数の各ビットをその下位ビット数に相当する桁数だけ下
位にシフトした第四の二進数を生成する第二演算手段と
、 上記第三の二進数と上記第四の二進数との加算を行う第
三演算手段と を備えたことを特徴とする乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60289571A JPS62147526A (ja) | 1985-12-23 | 1985-12-23 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60289571A JPS62147526A (ja) | 1985-12-23 | 1985-12-23 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62147526A true JPS62147526A (ja) | 1987-07-01 |
Family
ID=17744950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60289571A Pending JPS62147526A (ja) | 1985-12-23 | 1985-12-23 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62147526A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6433989A (en) * | 1987-07-29 | 1989-02-03 | Toshiba Corp | Ceramic circuit board |
| JPS6457332A (en) * | 1987-08-27 | 1989-03-03 | Sony Corp | Squaring device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137045A (ja) * | 1982-02-05 | 1983-08-15 | Matsushita Electric Ind Co Ltd | 並列乗算器 |
-
1985
- 1985-12-23 JP JP60289571A patent/JPS62147526A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137045A (ja) * | 1982-02-05 | 1983-08-15 | Matsushita Electric Ind Co Ltd | 並列乗算器 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6433989A (en) * | 1987-07-29 | 1989-02-03 | Toshiba Corp | Ceramic circuit board |
| JPS6457332A (en) * | 1987-08-27 | 1989-03-03 | Sony Corp | Squaring device |
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