JPH0612319A - マイクロプロセッサシステム - Google Patents
マイクロプロセッサシステムInfo
- Publication number
- JPH0612319A JPH0612319A JP16724492A JP16724492A JPH0612319A JP H0612319 A JPH0612319 A JP H0612319A JP 16724492 A JP16724492 A JP 16724492A JP 16724492 A JP16724492 A JP 16724492A JP H0612319 A JPH0612319 A JP H0612319A
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- JP
- Japan
- Prior art keywords
- speed
- microprocessor
- ram
- cycle
- rom
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Abstract
(57)【要約】
【目的】マイクロプロセッサのサイクルをマイクロ命令
で可変にすることにより、低価格で高速なマイクロプロ
セッサシステムを得る。 【構成】マイクロ命令でラッチ１４をセット／リセット
することで、サイクル回路１０のサイクルを可変する。
ラッチ１４が０の時、低速なＲＯＭ４をアクセスし、ラ
ッチ１４が“１”の時高速なＲＡＭ５をアクセスする。 【効果】ＲＡＭの高速性を生かした高速なプロセッサシ
ステムを得ることができる。
で可変にすることにより、低価格で高速なマイクロプロ
セッサシステムを得る。 【構成】マイクロ命令でラッチ１４をセット／リセット
することで、サイクル回路１０のサイクルを可変する。
ラッチ１４が０の時、低速なＲＯＭ４をアクセスし、ラ
ッチ１４が“１”の時高速なＲＡＭ５をアクセスする。 【効果】ＲＡＭの高速性を生かした高速なプロセッサシ
ステムを得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、低価格で高速なマイク
ロプロセッサシステムを提供するものである。
ロプロセッサシステムを提供するものである。
【０００２】
【従来の技術】コンピュータ周辺装置はこの装置を制御
する為のマイクロプロセッサシステムを内蔵することが
多い。マイクロプロセッサシステムにはいくつかの構成
があるが、この１つとして次のような構成がある。
する為のマイクロプロセッサシステムを内蔵することが
多い。マイクロプロセッサシステムにはいくつかの構成
があるが、この１つとして次のような構成がある。
【０００３】装置を制御する為のマイクロプログラムは
フロッピディスク等の低価格な不揮発性メモリに格納さ
れており、装置電源投入時にこの不揮発性メモリから高
速なＲＡＭに上記マイクロプログラムをロードする。ロ
ード完了後マイクロプロセッサは前記高速なＲＡＭから
マイクロコードを順次読取り前記装置制御用のマイクロ
プログラムを実行する。不揮発性メモリから高速なＲＡ
Ｍへマイクロプログラムをロードする為のＲＯＭが有
り、このＲＯＭには前記ロード処理用マイクロプログラ
ムが格納されている。
フロッピディスク等の低価格な不揮発性メモリに格納さ
れており、装置電源投入時にこの不揮発性メモリから高
速なＲＡＭに上記マイクロプログラムをロードする。ロ
ード完了後マイクロプロセッサは前記高速なＲＡＭから
マイクロコードを順次読取り前記装置制御用のマイクロ
プログラムを実行する。不揮発性メモリから高速なＲＡ
Ｍへマイクロプログラムをロードする為のＲＯＭが有
り、このＲＯＭには前記ロード処理用マイクロプログラ
ムが格納されている。
【０００４】装置電源投入時、マイクロプロセッサは上
記ＲＯＭからマイクロコードを順次読取り、不揮発性メ
モリから高速なＲＡＭへのマイクロプログラムロード処
理を実行し、ロード完了後高速なＲＡＭにロードされた
装置制御用マイクロプログラムを実行する。
記ＲＯＭからマイクロコードを順次読取り、不揮発性メ
モリから高速なＲＡＭへのマイクロプログラムロード処
理を実行し、ロード完了後高速なＲＡＭにロードされた
装置制御用マイクロプログラムを実行する。
【０００５】ここでマイクロプロセッサシステムの処理
速度を考えた場合、１つのマイクロプロセッサでＲＯＭ
又はＲＡＭからマイクロコードを読取るので、処理速度
はＲＯＭとＲＡＭのアクセス速度の遅い方に依存するこ
とがわかる。一般にＲＡＭ特にＳＲＡＭは高速アクセス
が可能であり、これに対してＲＯＭはＳＲＡＭの２倍か
ら３倍のアクセス時間を必要とし、特に低価格なＥＰＲ
ＯＭはＳＲＡＭに対して５倍程度のアクセス時間を必要
とする。
速度を考えた場合、１つのマイクロプロセッサでＲＯＭ
又はＲＡＭからマイクロコードを読取るので、処理速度
はＲＯＭとＲＡＭのアクセス速度の遅い方に依存するこ
とがわかる。一般にＲＡＭ特にＳＲＡＭは高速アクセス
が可能であり、これに対してＲＯＭはＳＲＡＭの２倍か
ら３倍のアクセス時間を必要とし、特に低価格なＥＰＲ
ＯＭはＳＲＡＭに対して５倍程度のアクセス時間を必要
とする。
【０００６】又、コンピュータ周辺装置においては、電
源投入時のロード処理は高速性を要求されない。なぜな
ら、中央処理装置のプログラムロード時間に対して周辺
装置のプログラムロード時間は、非常に小さく無視され
る為である。逆にロード完了後の装置制御ではプロセッ
サシステムは高速な処理が要求される。なぜなら、プロ
セッサシステムの処理能力が周辺装置の処理能力に大き
な影響を与えるからである。
源投入時のロード処理は高速性を要求されない。なぜな
ら、中央処理装置のプログラムロード時間に対して周辺
装置のプログラムロード時間は、非常に小さく無視され
る為である。逆にロード完了後の装置制御ではプロセッ
サシステムは高速な処理が要求される。なぜなら、プロ
セッサシステムの処理能力が周辺装置の処理能力に大き
な影響を与えるからである。
【０００７】このことは、マイクロプロセッサシステム
はＲＯＭに格納されたマイクロプログラム実行時は低速
処理でよいが、ＲＡＭに格納されたマイクロプログラム
実行時は高速処理が要求されることを示す。
はＲＯＭに格納されたマイクロプログラム実行時は低速
処理でよいが、ＲＡＭに格納されたマイクロプログラム
実行時は高速処理が要求されることを示す。
【０００８】マイクロプロセッサシステムの低価格高速
化の公知例としては、特開平２−２３０３５０がある。
化の公知例としては、特開平２−２３０３５０がある。
【０００９】
【発明が解決しようとする課題】本発明の目的は、ＲＯ
Ｍの低速性に関係なくＲＡＭ高速性を生かした低価格高
速なマイクロプロセッサシステムを提供することにあ
る。
Ｍの低速性に関係なくＲＡＭ高速性を生かした低価格高
速なマイクロプロセッサシステムを提供することにあ
る。
【００１０】
【課題を解決するための手段】この目的を達成する手段
として、マイクロプログラム命令によりＲＡＭ又はＲＯ
Ｍへのアクセス時間を可変できるようにする。
として、マイクロプログラム命令によりＲＡＭ又はＲＯ
Ｍへのアクセス時間を可変できるようにする。
【００１１】
【作用】これにより、プログラムロード時のように高速
処理を要求されないプログラムは低価格なＲＯＭに加納
し、装置制御用マイクロプログラムのように高速処理を
要求されるプログラムは高速なＲＡＭに格納でき、１つ
のマイクロプロセッサでこれら２種のプログラムが実行
可能になる。
処理を要求されないプログラムは低価格なＲＯＭに加納
し、装置制御用マイクロプログラムのように高速処理を
要求されるプログラムは高速なＲＡＭに格納でき、１つ
のマイクロプロセッサでこれら２種のプログラムが実行
可能になる。
【００１２】
【実施例】本発明の一実施例を図１〜２を用いて説明す
る。図１は本発明のマイクロプロセッサシステムの構成
を示す。マイクロプロセッサ１はフロッピディスク制御
部２を経由してフロッピディスク３に接続されており、
フロッピディスク３には装置制御用マイクロプログラム
が格納されている。又、マイクロプロセッサ１は６４Ｋ
Ｗの高速ＲＡＭ５と４ＫＷの低速低価格ＲＯＭ４に接続
されており、ＲＯＭ４にはフロッピディスク３からＲＡ
Ｍ５へ装置制御用マイクロプログラムをロードする為の
マイクロプログラムが格納されている。又、マイクロプ
ロセッサ１がＲＯＭ４中のマイクロコードを読取るに
は、ＲＡＭ５中のマイクロコードの読取り時間の４倍の
時間が必要である。又、マイクロプロセッサ１内には、
マイクロプロセッサ１のサイクルを指示するサイクル回
路１０と、マイクロプログラムアドレスをＲＯＭ４又は
ＲＡＭ５に指示する１６ビットのアドレスカウンタ１１
と、アドレスカウンタ１１の上位４ビットが（０）16時
にＲＯＭ４を（１）16〜（Ｆ）16時にＲＡＭを選択する
為のアドレスデコード回路１２と、ＲＯＭ４又はＲＡＭ
５から読出されたマイクロコードをデコードする命令解
読回路１３と、サイクルタイムを指示するラッチ１４が
含まれており、ラッチ１４はマイクロ命令によりセット
／リセット可能である。
る。図１は本発明のマイクロプロセッサシステムの構成
を示す。マイクロプロセッサ１はフロッピディスク制御
部２を経由してフロッピディスク３に接続されており、
フロッピディスク３には装置制御用マイクロプログラム
が格納されている。又、マイクロプロセッサ１は６４Ｋ
Ｗの高速ＲＡＭ５と４ＫＷの低速低価格ＲＯＭ４に接続
されており、ＲＯＭ４にはフロッピディスク３からＲＡ
Ｍ５へ装置制御用マイクロプログラムをロードする為の
マイクロプログラムが格納されている。又、マイクロプ
ロセッサ１がＲＯＭ４中のマイクロコードを読取るに
は、ＲＡＭ５中のマイクロコードの読取り時間の４倍の
時間が必要である。又、マイクロプロセッサ１内には、
マイクロプロセッサ１のサイクルを指示するサイクル回
路１０と、マイクロプログラムアドレスをＲＯＭ４又は
ＲＡＭ５に指示する１６ビットのアドレスカウンタ１１
と、アドレスカウンタ１１の上位４ビットが（０）16時
にＲＯＭ４を（１）16〜（Ｆ）16時にＲＡＭを選択する
為のアドレスデコード回路１２と、ＲＯＭ４又はＲＡＭ
５から読出されたマイクロコードをデコードする命令解
読回路１３と、サイクルタイムを指示するラッチ１４が
含まれており、ラッチ１４はマイクロ命令によりセット
／リセット可能である。
【００１３】図２はマイクロプロセッサ１のサイクルを
示す。マイクロプロセッサ１は２つのサイクルを持ち、
このサイクルはラッチ１４の状態で切替えられる。ラッ
チ１４の状態が“０”の時サイクル２で動作し、“１”
の時サイクル１で動作する。サイクル１は命令読取り時
間ａが短い為、ＲＡＭ５はアクセス可能だが、ＲＯＭ４
をアクセスすることはできない。サイクル２では命令読
取り時間ａがサイクル１の命令読取り時間の４倍なので
ＲＡＭ５とＲＯＭ４にアクセス可能である。
示す。マイクロプロセッサ１は２つのサイクルを持ち、
このサイクルはラッチ１４の状態で切替えられる。ラッ
チ１４の状態が“０”の時サイクル２で動作し、“１”
の時サイクル１で動作する。サイクル１は命令読取り時
間ａが短い為、ＲＡＭ５はアクセス可能だが、ＲＯＭ４
をアクセスすることはできない。サイクル２では命令読
取り時間ａがサイクル１の命令読取り時間の４倍なので
ＲＡＭ５とＲＯＭ４にアクセス可能である。
【００１４】装置電源投入からＲＡＭ５の高速性を利用
したマイクロプロセッサ高速処理に至るまでの過程は次
のとおりである。装置電源投入時、アドレスカウンタ１
１は０番地を示し、ラッチ１４は“０”状態になるよう
にする。この時、アドレスデコード回路１２はＲＯＭ４
を選択し、サイクル回路１０はサイクル２で動作する。
マイクロプロセッサ１は、ＲＯＭ４から順次読出される
マイクロコードに従ってフロッピディスク３に格納され
ている装置制御用マイクロプログラムをフロッピデイス
ク制御回路２を経由してＲＡＭ５にロードする。このロ
ード動作はプログラムアドレス（０×××）16番地で実
行されることは言うまでもない。ロード完了後プログラ
ムアドレス（１０００）16番地にジャンプする。アドレ
スカウンタ１１の値が（１０００）16になるので、アド
レスデコード回路１２はＲＡＭ５を選択する。アドレス
（１０００）16番地にラッチ１４を“１”にする命令コ
ードを入れておけば、以後ＲＡＭ５にロードされた装置
制御用マイクロプログラムはサイクル１の高速処理で実
行される。
したマイクロプロセッサ高速処理に至るまでの過程は次
のとおりである。装置電源投入時、アドレスカウンタ１
１は０番地を示し、ラッチ１４は“０”状態になるよう
にする。この時、アドレスデコード回路１２はＲＯＭ４
を選択し、サイクル回路１０はサイクル２で動作する。
マイクロプロセッサ１は、ＲＯＭ４から順次読出される
マイクロコードに従ってフロッピディスク３に格納され
ている装置制御用マイクロプログラムをフロッピデイス
ク制御回路２を経由してＲＡＭ５にロードする。このロ
ード動作はプログラムアドレス（０×××）16番地で実
行されることは言うまでもない。ロード完了後プログラ
ムアドレス（１０００）16番地にジャンプする。アドレ
スカウンタ１１の値が（１０００）16になるので、アド
レスデコード回路１２はＲＡＭ５を選択する。アドレス
（１０００）16番地にラッチ１４を“１”にする命令コ
ードを入れておけば、以後ＲＡＭ５にロードされた装置
制御用マイクロプログラムはサイクル１の高速処理で実
行される。
【００１５】
【発明の効果】本発明により低価格高速なマイクロプロ
セッサシステムが提供できる。実施例によれば、従来マ
イクロプロセッサシステムの２倍高速化される。
セッサシステムが提供できる。実施例によれば、従来マ
イクロプロセッサシステムの２倍高速化される。
【図１】本発明のマイクロプロセッサシステムの構成図
である。
である。
【図２】本発明のマイクロプロセッササイクルを示す図
である。
である。
１…マイクロプロセッサ、 １０…サイクル回路、 １１…アドレスカウンタ、 １２…アドレスデコード回路、 １４…サイクル切替え用ラッチ、 ３…フロッピディスク、 ４…ＲＯＭ、 ５…高速ＲＡＭ。
Claims (1)
- 【請求項１】マイクロプロセッサとマイクロプログラム
を格納する為の不揮発性メモリと前記マイクロプロセッ
サが命令を実行するマイクロプログラムを格納する高速
なＲＡＭと電源投入時に前記不揮発性メモリから前記高
速なＲＡＭへマイクロプログラムをロードする為のマイ
クロプログラムを格納する為の低速なＲＯＭから成るマ
イクロプロセッサシステムにおいて、マイクロプログラ
ム命令によりマイクロプロセッサのサイクルタイムを可
変できることを特徴としたマイクロプロセサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16724492A JPH0612319A (ja) | 1992-06-25 | 1992-06-25 | マイクロプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16724492A JPH0612319A (ja) | 1992-06-25 | 1992-06-25 | マイクロプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0612319A true JPH0612319A (ja) | 1994-01-21 |
Family
ID=15846137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16724492A Pending JPH0612319A (ja) | 1992-06-25 | 1992-06-25 | マイクロプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612319A (ja) |
-
1992
- 1992-06-25 JP JP16724492A patent/JPH0612319A/ja active Pending
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