JPH03257572A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、システム全体の制御を行なう汎用マイクロプ
ロセッサ、及び特殊な構造のデータを高速に処理するた
めの専用プロセッサを有するマルチプロセッサシステム
に関する。

（従来の技術） 第４図は、マルチプロセッサシステムの一例を示すブロ
ック図である。

図示のシステムは、主プロセッサ２０と、副プロセッサ
１０とから成る。

副プロセッサ１０は、主プロセッサの起動、停止及び工
／○装置の制御を行なう。

この副プロセッサ１０は、通常、フロントエンドプロセ
ッサと呼ばれているものである。

主プロセッサ２０は、副プロセッサ１０により制御され
る専用のプロセッサであり、例えば、６４ビツト長のＡ
ＬＵ２９や主記憶装置３２を有しており、副プロセッサ
１０では高速に処理できないようなデータ処理を実行す
るものである。

副プロセッサｌＯにおいて、マイクロプロセッサ１１は
、システム全体の制御を行なう。このマイクロプロセッ
サ１１は、特定のプロセッサに限定されるものではない
が、本発明では、　Ｉｎｔｅ１社の８０８６．１６ビツ
トマイクロプロセッサを使用しているものとして説明す
る。

パスライン１２は、マイクロプロセッサ１１及び各Ｉ１
０装置と、主プロセッサ２０を接続する。

図示の例では、前述したマイクロプロセッサ１１の条件
により、１６本のデータラインと、ＩＭＢのアドレス空
間をサポートする２０本のアドレスラインと、バスの制
御信号により構成されている。

メモリ１３は、副プロセッサ１０側のメモリである。

フロッピ制御装置１４は、フロッピ磁気ディスク装置を
制御する。

ハードディスク制御装置１６は、ハードディスク装置を
制御する。

キーボード／表示制御装置１５は、キーボード及び表示
装置を制御する。

主プロセッサ２０は、アダプタ制御部２１を通じて副プ
ロセッサ１０側のパスライン１２と接続されている。

制御プログラムメモリ２３は、主プロセッサ２０を制御
するためのマイクロプログラムが格納される書き換え可
能なメモリである。この制御プログラム２３に格納され
るマイクロプログラムは、主プロセッサ２０を高速に動
作させるためのものであり、１回の命令で制御可能な条
件をできる限り多くするため、通常は１ワードが３２ビ
ツト又は６４ビツトなどにより構成されている。

以下、図示の例では、１ワードが３２ビツト長でアドレ
スが６４キロワードのマイクロプログラムが採用されて
いるものとして説明を行なう力さ、前述の条件により制
御プログラムメモリ２３は、データ長が３２ビツト（１
マイクロ命令分）でアドレス方向が６４キロワ一ド分の
機能を必要とすることになり、後述するように市販され
ている６４キロ×４ビツト構成のＳＲＡＭなどが使用可
能である。

切換えゲート２２は、制御プログラムメモリ２３に入力
されるアドレス線を切換える。これは、アドレスレジス
タ３３から送られてくる副プロセッサ１０からのアドレ
ス情報と、マイクロプログラムの実行を制御するための
シーケンサ２７からのアドレス情報を切換えるものであ
る。このアドレス情報は、制御プログラムメモリ２３の
アドレス空間６４キロをサポートするため、１６本の信
号線により構成されている。

シーケンサ２７は、主プロセッサ２０側が実行するマイ
クロプログラムのアドレスを指定するものである。

インストラクションデコーダ２５は、制御プログラム２
３から送られてくる各マイクロプログラムのアドレスを
指定するものである。即ち、インストラクションデコー
ダ２５は、制御プログラムメモリ２３から送られてくる
各マイクロプログラムをデコードして各種の制御信号を
発生するマイクロインストラクションデコーダである。

命令デコーダ２６は、副プロセッサ１０のマイクロプロ
セッサ１１によりアドレス線上に送られてくる命令のデ
コーダであり、主プロセッサ２０の起動、停止などの制
御を実行する。

バスコントローラ２８．３０は、メインプロセッサ側の
内部バスのデータの流れを制御するためのものである。

データの上位バイト、下位バイトの入れ替えやビット操
作などを実行する。

制御レジスタ３１は、主プロセッサ側の各種制御レジス
タであり、汎用レジスタや割込み処理用のレジスタ等に
より構成される。

主記憶装置３２は、このような専用プロセッサにおいて
は、例えば、１ワード即ち６４ビツト長などデータの高
速処理が可能なように工夫されている。

ゲート２４は、制御レジスタ３１−？１シーケンサ２７
などの状態を副プロセッサ１０がリードするための切換
えゲートである。

第３図は、第２図のマルチプロセッサシステムの制御手
順を示すフローチャートである。

図において、ステップＳ３１では、第４図に示す主プロ
セッサ２０を制御するためのマイクロプログラムを副プ
ロセッサ１０のメモリ１３にロードする。このシステム
制御用のマイクロプログラムは、予めフロッピディスク
装置１４やハードディスク装置１６の中に格納されてい
るものとする。

次に、ステップＳ３２において、副プロセッサ１０のメ
モリ１３にロードしたマイクロプログラムを主プロセッ
サ２０の制御プログラムメモリ２３に格納する。この場
合、第４図において、切換えゲート２２は、アドレスレ
ジスタ３３からのアドレス線を選択し、制御プログラム
メモリ２３の中に順次格納する動作を実行するが、詳細
については後述する。続いてステップＳ３３で、副プロ
セッサ１０のマイクロプロセッサ１１から主プロセッサ
２０に対して起動命令を送出する。この起動命令は、第
４図の命令デコーダ２６によりデコードされ、主プロセ
ッサ２０側が動作を開始する。この場合、切換えゲート
２２は、シーケンサ２７からのアドレス線を選択するの
で、制御プログラムメモリ２３からは、実行すべきマイ
クロプログラムが逐次出力され、必要な処理が実行され
ていく。

ステップＳ３４では、副プロセッサ１０のマイクロプロ
セッサ１１は、主プロセッサ２０側からの動作終了割込
みを待っている状態であり、割込みが発生すると、ステ
ップＳ３５で動作終了時の割込みクリア等を実行し、第
４図の制御レジスタ３１内に格納されている動作終了ス
テータスをリードする０次に、ステップＳ３６で正常終
了したか否かの判定を行ない、一連の動作を完了するも
のである。

次に、第３図のステップＳ３２において制御プログラム
メモリにマイクロプログラムを順次格納する動作の詳細
について説明する。

第２図は、従来の制御プログラムメモリの周辺の主要構
成を示す回路図である。

メモリ４１〜４８は、マイクロプログラムを記憶するた
めのものであり、市販されているＳＲＡＭにより構成さ
れている。このＳＲＡＭとしては、例えば、６４キロ×
４ビツト構成のＳＲＡＭが利用可能であり、メモリ４１
〜４４でマイクロプログラムの上位１６ビツト分を記憶
し、メモリ４５〜４８でマイクロプログラムの下位１６
ビツト分を記憶し、全体で３２ビツト×６４キロワード
のマイクロプログラムを格納するものである。

アドレス線５０は、制御プログラムメモリ２３へのアド
レス線であり、６４キロワ一ド分のアドレス空間をサポ
ートするため、１６本の信号線により構成されており、
本信号はすべてのＳＲＡＭに供給されている。尚、第２
図では、メモリ４２〜４８のアドレス線は省略しである
。

ゲート５１は、アドレス線を切換えるためのゲートであ
り、選択信号Ｓが“０”場合は、Ｂ信号が選択され、“
１”のときはＡ信号が選択されるものである。

アドレス信号５２は、副プロセッサ１０からのアドレス
信号である。

アドレスレジスタ５３は、副プロセッサ１０が制御プロ
グラムメモリ２３をアクセスする場合に制御プログラム
メモリ２３にセットされる。このアドレスレジスタ５３
は、１６ビツト長である。

このアドレスレジスタ５３は、第４図のアドレスレジス
タ３３に相当するものである。データバス５４は、副プ
ロセッサ１０から接続されている。

データバス５４は、１６ビツト分の幅を持っている。こ
の信号は、第４図のＡＤＰ２１より接続されている。ゲ
ート５５．５６は、データバス５４の信号を制御プログ
ラムメモリ２３に出力するか否かを制御する。ゲート５
５．５６は、Ｇ信号が“Ｏ”レベルのときに出力が有効
となるものである。ゲート５５．５６は、各々Ｄ３１〜
Ｄ１６又はＤ１５〜Ｄｏの制御を行なうためのものであ
る。

インストラクションデコーダ５７は、第４図のインスト
ラクションデコーダ２５に相当する部分で主プロセッサ
の各種の制御信号を発生するものである。命令デコーダ
５８は、第４図の命令デコーダ２６に相当する部分で副
プロセッサ１０から命令をデコードし、各種制御信号を
発生するものである。

図示の例では、アドレスセット、アッパーセット、ロア
ーセット、ライト信号の４種類の信号を出力するものと
して説明する。これらの信号は、すべてネガティブ出力
とする。アドレスセット信号は、アドレスレジスタ５３
に制御プログラムメモリ２３への格納アドレスを設定す
るために使用される。アッパーセット及びロアーセット
は、各々制御プログラムメモリを構成するメモリ４１〜
４４（上位Ｄ３１〜Ｄ１６の１６ビツト分）にデータを
セットするか、又は制御プログラムメモリを構成するメ
モリ４５〜４８（下位Ｄ１５〜Ｄｏの１６ビツト分）に
データをセットするかを制御する信号線である。また、
ＷＲ倍信号、制御プログラムメモリへデータを格納する
タイミング信号であり、制御プログラムメモリに使われ
ているＳＲＡＭの特性に合ったタイミング信号を生成す
るものである。ＲＵＮ信号５９は、主プロセッサが動作
中は、“Ｏ“レベルになっている。この信号線は、制御
プログラムメモリ２３のＳＲＡＭのリード端子に接続さ
れており、主プロセッサ２０が動作中のときは、常に制
御プログラムメモリ２３の出力を有効にするものである
。

また、ＲＵＮ信号５９は、アドレス線の切換ゲート５１
のＳ信号に接続されており、主プロセッサが動作中のと
きは、常にＢ側のシーケンサからのアドレス線を制御プ
ログラムメモリ２３に入力するものである。ゲート６０
．６１は、各々制御プログラムメモリ４１〜４４及び４
５〜４８のＷＲ倍信号作るためのものである。図示の例
では、ネガティブ信号のＡＮＤゲートとして動作する。

第５図は、制御プログラムメモリにマイクロプログラム
を書き込む場合の手順を示すフローチャートである。

第５図において、まず、ステップＳ５１で、マイクロプ
ログラムを制御プログラムメモリに格納するためのアド
レス情報をセットする。この場合、第４図のマイクロプ
ロセッサ１１は、主プロセッサ２０に対してアドレスセ
ット命令を送出する。この命令は、第２図の命令デコー
ダ５８によりデコードされてアドレスセット信号となる
。第２図のアドレスレジスタ５３に制御プログラムメモ
リの格納アドレスがセットされ、さらに、本信号はゲー
ト５１を通って制御プログラムメモリ４１〜４８のアド
レス情報として供給される。

ゲート５１のＳ信号は、制御プログラムメモリ２３ヘプ
ログラムをセットする場合は、主プロセッサ２０は動作
中でないため、ＲＵＮ信号は“１”のレベルになってお
り、Ａ信号が選択されていることによる。

次に、ステップＳ５２によりマイクロプログラムのＤ３
１〜Ｄ１６のデータが制御プログラムメモリ４１〜４４
のＳＲＡＭに格納される。この場合、第４図のマイクロ
プロセッサ１１は、主プロセッサ２０に対してアッパー
セット命令を送出し、この命令は命令デコーダ５８でデ
コードされてアッパーセット信号となり、さらにこの信
号によりゲート５５のＧ信号は、“Ｏ”レベルとなり、
出力が有効となって、データ線上に載せられているマイ
クロ命令のＤ３１〜Ｄ１６の内容が制御プログラムメモ
リ４１〜４４に格納される。

次に、ステップＳ５３によりマイクロプログラムのＤＩ
５〜Ｄｏのデータが制御プログラムメモリ４５〜４８に
格納される。この動作もステップＳ５２の場合と同様に
してロアーセット信号が出力され、データ線上に載せら
れているマイクロ命令のＤ１５〜Ｄｏの内容が制御プロ
グラムメモリ４５〜４８に格納される。

続いて、ステップＳ５４で最終アドレスまでセットした
か否かが副プロセッサ１０のマイクロプロセッサ１１に
より判定され、最終命令のセットが完了するまでステッ
プＳ５１〜Ｓ５４を繰り返し実行することにより、すべ
てのマイクロプログラムを制御プログラムメモリに格納
する動作が完了する。

（発明が解決しようとする課題） しかしながら、上述のように構成したマルチプロセッサ
システムには、次のような問題点があった。

即ち、制御プログラムメモリにマイクロプログラムをセ
ットするためには、必ず、第５図のシーケンスにより副
プロセッサ側がプログラムにより１ワード毎にデータ転
送する必要があり、転送完了までの時間がかかる欠点が
あった。

例えば、前述した従来例の場合は、マイクロプログラム
の構成は、６４キロワード×３２ビツトであるため、１
６ビツト単位にデータ転送する場合でも、６５５３６ｘ
　２　＝　１３１０７２回のデータ転送が必要であり、
又アドレスレジスタの設定は６５５３６回必要であるか
ら、１回当たりの副プロセッサ側のＩ１０命令の実行速
度を約１０μｓ／回と仮定すると、全体の処理時間Ｔは
、 Ｔ＝　（１３１０７２＋６５５３６）　Ｘ１０μＳ　４
　１．９秒となり、主プロセッサを起動するまでに時間
がかかるという欠点があった。

また、通常の場合、主プロセッサの制御プログラムメモ
リに書き込まれるプログラムは、システムの必要に応じ
て適時書き換えられるものであり、最大処理時間が約１
．９秒かかるのは、システムとしてのレスポンスを低下
させる要因となり、技術的に十分満足の得られるもので
はなかった。

また、副プロセッサの負荷が増大する欠点にもなってい
た。

本発明は以上の点に着目してなされたもので、マルチプ
ロセッサシステムにおける主プロセッサの制御プログラ
ムメモリにマイクロプログラムをセットするのに時間が
かかるという問題点を除去し、副プロセッサの負荷を軽
くし、使いやすいマルチプロセッサシステムを提供する
ことを目的とするものである。

（課題を解決するための手段） 本発明のマルチプロセッサシステムは、主プロセッサの
制御プログラムメモリに転送されるマイクロプログラム
を格納したファイル装置を有する副プロセッサと、当該
副プロセッサから前記制御プログラムメモリに転送され
たマイクロプログラムにより動作する主プロセッサがバ
スにより結合されたマルチプロセッサシステムにおいて
、主プロセッサを動作させる制御用マイクロプログラム
を格納するための制御プログラムメモリを前記副プロセ
ッサのメモリアドレス上に配置し、前記副プロセッサか
ら当該副プロセッサ自身のメモリへのメモリライト命令
により、マイクロプログラムを格納するようにしたこと
を特徴とするものである。

（作用） 本発明のマルチプロセッサシステムによれば、副プロセ
ッサは、自分のメモリにライトする動作を行なうだけで
主プロセッサの制御プログラムにマイクロプログラムを
格納することができる。

従って、副プロセッサがプログラムにより主プロセッサ
にデータ転送命令を出して１ワード毎にデータ転送する
必要がない。このため、データ転送時間を大幅に短縮す
ることができる。

（実施例） 第１図は、本発明のマルチプロセッサシステムの要部の
構成を示すブロック図である。

この図は、先に説明した第４図のマルチプロセッサシス
テムの制御プログラムメモリの周辺の部分のみを示した
ものである。

メモリ４１〜４８は、マイクロプログラムを記憶するた
めのものであり、市販されているＳＲＡＭにより構成さ
れている。このＳＲＡＭとしては、例えば、６４キロ×
４ビツト構成のＳＲＡＭが利用可能であり、メモリ４１
〜４４でマイクロプログラムの上位１６ビツト分を記憶
し、メモリ４５〜４８でマイクロプログラムの下位１６
ビツト分を記憶し、全体で３２ビツト×６４キロワード
のマイクロプログラムを格納するものである。

アドレス線５０は、制御プログラムメモリ２３へのアド
レス線であり、６４キロワ一ド分のアドレス空間をサポ
ートするため、１６本の信号線により構成されており、
本信号はすべてのＳＲＡＭに供給されている。尚、第１
図では、メモリ４２〜４８のアドレス線は省略しである
。

ゲート５１は、アドレス線を切換えるためのゲートであ
り、選択信号Ｓが”Ｏ”場合は、Ｂ信号が選択され、“
１”のときはＡ信号が選択されるものである。

アドレス信号５２は、副プロセッサ１０からのアドレス
信号である。

第１図においては、以下のようにして、主プロセッサ２
０を動作させる制御用マイクロプログラムを格納するた
めの制御プログラムメモリ２３が、副プロセッサ１０の
メモリアドレス上に配置されている。即ち、第２図に示
すアドレスレジスタ５３は、使用せず、切換ゲート５１
の六入力信号線６４には、副プロセッサ１０からのアド
レス線Ａ１７〜Ａ２の１６本が接続されている。この結
果、副プロセッサ１０から当該副プロセッサ１０自身の
メモリ１３（第４図参照）へのメモリライト命令により
、マイクロプログラムを格納するようにされる。

また、命令デコーダ５８の出力のうち、アドレスセット
、アッパーセット、ロアーセット信号は、不使用であり
、アドレスデコーダ７０、インバータ７１、ゲート７２
．７３の回路が増設されている。

アドレスデコーダ７０は、アドレス線Ａ１９、Ａ１８が
それぞれＡ１９＝“ｌ″　Ａ１８＝“０”であり、且つ
ＭＷ（メモリライト）信号が有効のときネガティブ（ロ
ウレベル）信号を出力する。この信号は、インバータ７
１、ケート７２．７３でＡＮＤ条件が判定され、それぞ
れロアーセル及びアバ−セル信号（ネガティブ出力）が
出力される。インバータ７１は、アドレス線のＡ１が入
力されているため、ＯＲゲート７２は、アドレス線Ａ１
＝“０”のとき、“○”信号のＡＮＤ条件が成立し、ロ
アーセル信号が出力され、逆にアドレスＡ１＝“１”の
ときは、ＯＲゲート出カフ３が有効となり、アバ−セル
信号が出力される。

第６図は、本発明による制御プログラムメモリのアドレ
ス領域を示す図である。

第６図（ａ）は、後述するように制御プログラムメモリ
のアドレス選択信号を示す図である。

第６図（ｂ）は、副プロセッサのメモリマツピングを示
す図である。

次に、上述のように構成したマルチプロセッサシステム
の動作を説明する。

上述のような回路構成にすると、制御プログラムメモリ
は副プロセッサ１０側から見ると、第４図に示すマイク
ロプロセッサ１１のメモリ空間上において、第６図（ｂ
）に示すように、アドレス領域８００００　（ＨＥＸ）
　〜８ＦＦＦＦ　（ＨＥＸ）　！：：位置付けされたこ
とになり、副プロセッサ１０部のマイクロプロセッサ１
１は、自分のメモリにライトする動作を行なうだけで、
制御プログラムメモリ２３にマイクロプログラムを格納
することが可能となる。

例えば、　８０（１００（ＨＥ　Ｘ）番地にメモリライ
トを実行した場合は、アドレス線のＡｌ＝“Ｏ”である
ため、第１図のゲート７２のロアーセル信号が有効とな
り、本信号によりゲート５６の出力が有効となり、デー
タ線５４上のデータが制御プログラムメモリ４５〜４８
に入力される。このとき、制御プログラムメモリへのア
ドレスは、切換ゲート５１の六入力が選択されており、
アドレス線Ａ１７〜Ａ２のデータが入力されており、０
０００（ＨＥＸ）番地となっているため、ＳＲＡＭ４５
〜４８の００００（ＨＥ　Ｘ）番地にマイクロ命令の下
位１ワ一ド分（１６ビツト）のデータが格納される。同
様にして、８０００２　（ＨＥ　Ｘ　）番地にメモリラ
イトを実行した場合は、アドレス線のＡ１＝“１”であ
るため、ゲート７３のアッパーセル信号が有効となり、
前述の従来例と同様にして制御プログラムメモリ４１〜
４４（７）００００　（ＨＥＸ）番地にマイクロ命令の
上位１ワ一ド分（１６ビツト）のデータが格納される。

これで最初の３２ビツト分のマイクロプログラムの格納
が終了し、さらに続いて８０００４　（ＨＥ　Ｘ　）番
地にメモリライトを実行すると、前述と同様に動作する
が、今度はアドレス線５０の内容は、ＡＩ７〜Ａ２３Ｄ
ＯＯ１（ＨＥＸ）となっており、制御プログラムメモリ
２３の０００１番地にマイクロプログラムが格納される
ことになる。以上の動作をアドレスＢＦＦＦＦ（ＨＥＸ
）番地まで繰り返すことにより制御プログラムメモリ２
３内にすべてのマイクロプログラムを格納することが可
能となる。

第６図（ａ）は、前述したように制御プログラムメモリ
のアドレス選択信号を示す図である。

即ち、この図は、Ａｌ信号でアッパーセル、ロアーセル
の切換え、Ａ１７〜Ａ２の１６ビツトで制御プログラム
メモリアドレス６４キロワード分を選択し、Ａ１９＝“
１”、Ａ１８＝“Ｏ”の場合に制御プログラムメモリ選
択領域が選択されることを示したものである。

以上説明したように、本実施例によれば、制御プログラ
ムメモリにマイクロプログラムを格納する場合、副プロ
セッサ１０側のマイクロプロセッサ１１は、単に自分の
メモリに対するストア命令を実行するだけでよくなり、
１回当りのストア命令の実行時間を１μｓとすれば、マ
イクロプログラム２５６キロバイト分を転送するのに要
する処理時間Ｔは、 Ｔ＝　（６５５３６Ｘ２）　Ｘ　１　μｓ４０．１４秒
となり、従来と比較して処理時間が短くなり、且つ副プ
ロセッサ側の負荷を軽くすることが可能となる。

尚、本実施例では、アドレス領域は、第６図（ｂ）のよ
うに設定したが、これはシステムに使用されるプロセッ
サの条件等により自由に選択することができることは勿
論である。また、第１図の例では、副プロセッサからの
メモリライト動作の場合のみを示したが、リード動作に
ついても同様にして回路を一部修正することにより対応
できることは勿論である。さらに、本発明によれば、制
御プログラムメモリは、副プロセッサ側のメモリとして
機能するため、副プロセッサ側のフロッピディスクやハ
ードディスクに予めマイクロプログラムを格納しておい
て、ＤＭＡ転送等により直接制御プログラムメモリにマ
イクロプログラムを格納することも可能であり、副プロ
セッサの負荷を著しく軽減することができる。

（発明の効果） 以上説明したように、本発明によれば、主プロセッサ側
の制御プログラムメモリを副プロセッサ側のメモリ空間
の中に配置したので、次のような効果がある。

即ち、副プロセッサから制御プログラムメモリにマイク
ロプログラムを格納するためには、単に副プロセッサで
メモリライト命令を実行するだけでよく、すべてのマイ
クロプログラムの格納に要する時間が短縮できるととも
に、副プロセッサのプログラムによる処理負荷を軽くす
ることが可能となる。

また、本発明によれば、制御プログラムメモリは、副プ
ロセッサ側のメモリとして機能するため、副プロセッサ
側のフロッピディスクやハードディスクに予めマイクロ
プログラムを格納しておいて、ＤＭＡ転送により直接制
御プログラムメモリにマイクロプログラムを格納するこ
とも可能となり、副プロセッサの負荷を著しく軽減する
ことができる。

【図面の簡単な説明】

第１図は本発明による制御プログラムメモリの周辺回路
を示すブロック図、第２図は従来の制御プログラムメモ
リの周辺回路を示すブロック図、第３図は第２図のマル
チプロセッサシステムの制御手順を示すフローチャート
、第４図はマルチプロセッサシステムの一例を示す図、
第５図はマイクロプログラムを格納するシーケンスを示
すフローチャート、第６図は本発明による制御プログラ
ムメモリのアドレス領域を示す図である。 １０・・・副プロセッサ、２０・・・主プロセッサ、２
３・・・制御プログラムメモリ、５２・・・バス、５７
・・・インストラクションデコーダ、５８・・・命令デ
コーダ。 正常動作時の７０−チャ 第３図 ト 第５図 １６ピツト メモリの７ドレス’９Ｉ域 図

Claims (1)

1. 【特許請求の範囲】 主プロセッサの制御プログラムメモリに転送されるマイ
   クロプログラムを格納したファイル装置を有する副プロ
   セッサと、 当該副プロセッサから前記制御プログラムメモリに転送
   されたマイクロプログラムにより動作する主プロセッサ
   がバスにより結合されたマルチプロセッサシステムにお
   いて、 主プロセッサを動作させる制御用マイクロプログラムを
   格納するための制御プログラムメモリを前記副プロセッ
   サのメモリアドレス上に配置し、前記副プロセッサから
   当該副プロセッサ自身のメモリへのメモリライト命令に
   より、マイクロプログラムを格納するようにしたことを
   特徴とするマルチプロセッサシステム。