JPH04258886A - メモリ回路 - Google Patents
メモリ回路Info
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- JPH04258886A JPH04258886A JP3019669A JP1966991A JPH04258886A JP H04258886 A JPH04258886 A JP H04258886A JP 3019669 A JP3019669 A JP 3019669A JP 1966991 A JP1966991 A JP 1966991A JP H04258886 A JPH04258886 A JP H04258886A
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- memory cells
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- 239000011159 matrix material Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 10
- 238000005070 sampling Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はメモリ回路に関し、特に
一定のサンプリング周期毎に信号の処理を行なうディジ
タル信号処理プロセッサで用いられるメモリ回路に関す
る。
一定のサンプリング周期毎に信号の処理を行なうディジ
タル信号処理プロセッサで用いられるメモリ回路に関す
る。
【０００２】
【従来の技術】一定のサンプリング周期毎に信号処理を
行なうディジタル信号処理プロセッサの応用例としてデ
ィジタルフィルタが挙げられる。ディジタルフィルタに
おける演算の基本は係数データと入力との積の累計であ
る。このディジタルフィルタの特性は係数データで決定
される。
行なうディジタル信号処理プロセッサの応用例としてデ
ィジタルフィルタが挙げられる。ディジタルフィルタに
おける演算の基本は係数データと入力との積の累計であ
る。このディジタルフィルタの特性は係数データで決定
される。
【０００３】通常、ディジタルフィルタの特性を決定す
る複数個の係数データは、内蔵のメモリに格納されてい
る。さらに、このディジタルフィルタの特性が一義でな
く、変更する事がある場合、係数データはＲＡＭ等のメ
モリに格納される。
る複数個の係数データは、内蔵のメモリに格納されてい
る。さらに、このディジタルフィルタの特性が一義でな
く、変更する事がある場合、係数データはＲＡＭ等のメ
モリに格納される。
【０００４】このディジタルフィルタの特性の変更、す
なわち係数データの変更は、このディジタルフィルタを
実現している信号処理プロセッサを制御しているホスト
マイクロコンピュータによって行なわれる。すなわち、
ホストマイクロコンピュータはディジタルフィルタの特
性の変更が生じたとき、変更後の特性を実現できる係数
データを信号処理プロセッサに転送する。
なわち係数データの変更は、このディジタルフィルタを
実現している信号処理プロセッサを制御しているホスト
マイクロコンピュータによって行なわれる。すなわち、
ホストマイクロコンピュータはディジタルフィルタの特
性の変更が生じたとき、変更後の特性を実現できる係数
データを信号処理プロセッサに転送する。
【０００５】この係数データの転送において、変更後の
特性を実現する複数個の係数データ１組を転送するのに
、信号処理を行なうサンプリング周期の何１０倍もの時
間がかかる事、転送のタイミングはディジタルフィルタ
を実現している信号処理とは全く非同期である事等によ
り、従来、この転送が容易に行なえるように次の２方式
のメモリ回路が提案されていた。
特性を実現する複数個の係数データ１組を転送するのに
、信号処理を行なうサンプリング周期の何１０倍もの時
間がかかる事、転送のタイミングはディジタルフィルタ
を実現している信号処理とは全く非同期である事等によ
り、従来、この転送が容易に行なえるように次の２方式
のメモリ回路が提案されていた。
【０００６】図２（Ａ），（Ｂ）は従来のメモリ回路の
第１の例を示すブロック図及びそのメモリセルの回路図
である。
第１の例を示すブロック図及びそのメモリセルの回路図
である。
【０００７】１は信号処理用の係数データを記憶してお
くＲＡＭ型の処理用メモリセルアレイである。３は信号
処理プロセッサの内部データバス、２は処理用メモリセ
ルアレイ１のアドレスを指定するアドレスデコーダであ
る。
くＲＡＭ型の処理用メモリセルアレイである。３は信号
処理プロセッサの内部データバス、２は処理用メモリセ
ルアレイ１のアドレスを指定するアドレスデコーダであ
る。
【０００８】信号処理プロセッサは処理用メモリセルア
レイ１，データバス３及びアドレスデコーダ２を用いて
信号処理を行ない、ディジタルフィルタを実現する。
レイ１，データバス３及びアドレスデコーダ２を用いて
信号処理を行ない、ディジタルフィルタを実現する。
【０００９】５は特性を変更するための係数データを一
時的に格納するＲＡＭ型の書換え用メモリセルアレイで
ある。
時的に格納するＲＡＭ型の書換え用メモリセルアレイで
ある。
【００１０】前述のように、信号処理プロセッサを制御
しているホストマイクロコンピュータは、係数データを
書換える為に新しい係数データを信号処理プロセッサに
転送するが、信号処理プロセッサはホストマイクロコン
ピュータとのインタフェースとなる書換え用データ入力
回路７によってこの係数データＤＴを受取り、この係数
データＤＴはライト回路８によって、書換え用メモリセ
ルアレイ５内のアドレスデコーダ６で指定されるメモリ
セルＭＣ２内に記憶される。ディジタルフィルタの特性
を決定する係数データは複数個一組であるので、係数デ
ータＤＴの転送を複数回くり返す。
しているホストマイクロコンピュータは、係数データを
書換える為に新しい係数データを信号処理プロセッサに
転送するが、信号処理プロセッサはホストマイクロコン
ピュータとのインタフェースとなる書換え用データ入力
回路７によってこの係数データＤＴを受取り、この係数
データＤＴはライト回路８によって、書換え用メモリセ
ルアレイ５内のアドレスデコーダ６で指定されるメモリ
セルＭＣ２内に記憶される。ディジタルフィルタの特性
を決定する係数データは複数個一組であるので、係数デ
ータＤＴの転送を複数回くり返す。
【００１１】変更すべき係数データが書換え用メモリセ
ルアレイ５にすべて転送されるとホストマイクロコンピ
ュータは信号処理プロセッサに書換え許可の信号を転送
する。
ルアレイ５にすべて転送されるとホストマイクロコンピ
ュータは信号処理プロセッサに書換え許可の信号を転送
する。
【００１２】一方、信号処理プロセッサでは、前述のホ
ストマイクロコンピュータからの係数データ受取り中も
ディジタルフィルタの信号処理が各サンプリング周期毎
に行なわれている。
ストマイクロコンピュータからの係数データ受取り中も
ディジタルフィルタの信号処理が各サンプリング周期毎
に行なわれている。
【００１３】通常、ディジタルフィルタの信号処理は、
１サンプリング期間毎に、フィルタ特性を実現するため
の特定の処理を行なっているが、１サンプリング期間す
べてを処理についやす必要はない。すなわち、１サンプ
リング期間中、ディジタルフィルタの信号処理を行なう
時間以外はＨＡＬＴ状態、つまり次のサンプリング周期
まで何も実行しない状態でいる。
１サンプリング期間毎に、フィルタ特性を実現するため
の特定の処理を行なっているが、１サンプリング期間す
べてを処理についやす必要はない。すなわち、１サンプ
リング期間中、ディジタルフィルタの信号処理を行なう
時間以外はＨＡＬＴ状態、つまり次のサンプリング周期
まで何も実行しない状態でいる。
【００１４】さて、前述のホストマイクロコンピュータ
からの係数書換え許可信号を受けた信号処理プロセッサ
は、この信号を受けた次のサンプリング期間でディジタ
ルフィルタの信号処理を終了し、前述のＨＡＬＴ状態に
なった時点で内部データバス３，処理用メモリセルアレ
イ及び１アドレスデコーダ２を係数データ書換え用に開
放し、係数データの書換えを開始する。
からの係数書換え許可信号を受けた信号処理プロセッサ
は、この信号を受けた次のサンプリング期間でディジタ
ルフィルタの信号処理を終了し、前述のＨＡＬＴ状態に
なった時点で内部データバス３，処理用メモリセルアレ
イ及び１アドレスデコーダ２を係数データ書換え用に開
放し、係数データの書換えを開始する。
【００１５】アドレスデコーダ６で指定される書換え用
メモリセルアレイ５からの第１の書換えデータは、リー
ド回路１０により内部データバス３を通してリード・ラ
イト回路４ａに入力され、変更するアドレスを示すアド
レスデコーダ２によって指定される処理用メモリセルア
レイ１のアドレスのデータの内容を書換える。この動作
は書換えが必要な係数データの個数分くり返される。
メモリセルアレイ５からの第１の書換えデータは、リー
ド回路１０により内部データバス３を通してリード・ラ
イト回路４ａに入力され、変更するアドレスを示すアド
レスデコーダ２によって指定される処理用メモリセルア
レイ１のアドレスのデータの内容を書換える。この動作
は書換えが必要な係数データの個数分くり返される。
【００１６】図３（Ａ），（Ｂ）は従来のメモリ回路の
第２の例を示すブロック図及びそのメモリセルの回路図
である。
第２の例を示すブロック図及びそのメモリセルの回路図
である。
【００１７】この回路は、メモリセルアレイ１１をデュ
アルポートＲＡＭ型にして構成したものである。
アルポートＲＡＭ型にして構成したものである。
【００１８】ホストマイクロコンピュータから書換えデ
ータ入力回路７を通して受取った書換え用の係数データ
ＤＴは、係数データＤＴを１ワード分受取った時点でラ
イト回路８に入力される。その後、アドレスデコーダ６
ａで指定されるメモリセルアレイ１１のアドレスのメモ
リセルＭＣに書換え用のデータを書込み、書換えを行う
。
ータ入力回路７を通して受取った書換え用の係数データ
ＤＴは、係数データＤＴを１ワード分受取った時点でラ
イト回路８に入力される。その後、アドレスデコーダ６
ａで指定されるメモリセルアレイ１１のアドレスのメモ
リセルＭＣに書換え用のデータを書込み、書換えを行う
。
【００１９】一方、ディジタルフィルタの信号処理は係
数の書換えの有無には無関係でメモリセルアレイ１１の
読出しを行っている。すなわち、アドレスデコーダ２ａ
，メモリセルアレイ１１の一部，及びリード回路１０ａ
は常に信号処理に用いている。
数の書換えの有無には無関係でメモリセルアレイ１１の
読出しを行っている。すなわち、アドレスデコーダ２ａ
，メモリセルアレイ１１の一部，及びリード回路１０ａ
は常に信号処理に用いている。
【００２０】この例の場合、ホストマイクロコンピュー
タからの係数データ書換えの為のメモリセルアレイ１の
アクセスと、内部信号処理で使用する係数データの為の
係数データの読出しとが同時であっても、別々のメモリ
セルＭＣへアクセスされるので問題ない。
タからの係数データ書換えの為のメモリセルアレイ１の
アクセスと、内部信号処理で使用する係数データの為の
係数データの読出しとが同時であっても、別々のメモリ
セルＭＣへアクセスされるので問題ない。
【００２１】
【発明が解決しようとする課題】上述した従来のメモリ
回路は、第１の例では、処理用メモリセルアレイ１を中
心とする処理用メモリ部と、書換え用メモリセルアレイ
５を中心とする書換え用のメモリ部とが別々に形成され
、これらが内部データバス３と接続されているので、内
部データバス３の負荷容量が増大し高速化が妨げられ、
またチップ面積が大きくなるという欠点があり、第２の
例では、書換え用のデータは少なくても、各メモリセル
ＭＣをデュアルホート型としなければならずメモリセル
アレイ１１のチップ上の占有面積が大きくなり、チップ
面積全体が大きくなるという欠点がある。
回路は、第１の例では、処理用メモリセルアレイ１を中
心とする処理用メモリ部と、書換え用メモリセルアレイ
５を中心とする書換え用のメモリ部とが別々に形成され
、これらが内部データバス３と接続されているので、内
部データバス３の負荷容量が増大し高速化が妨げられ、
またチップ面積が大きくなるという欠点があり、第２の
例では、書換え用のデータは少なくても、各メモリセル
ＭＣをデュアルホート型としなければならずメモリセル
アレイ１１のチップ上の占有面積が大きくなり、チップ
面積全体が大きくなるという欠点がある。
【００２２】本発明の目的は、チップ面積を小さくする
と共に、高速化することができるメモリ回路を提供する
ことにある。
と共に、高速化することができるメモリ回路を提供する
ことにある。
【００２３】
【課題を解決するための手段】本発明のメモリ回路は、
マトリクス状に配列された複数の第１のメモリセル、こ
れら第１のメモリセルを各行ごとにそれぞれ選択状態と
する複数の第１のワード線、及び各列ごとの前記第１の
メモリセルのデータをそれぞれ伝達する複数の第１のデ
ータ線を備え選択状態の前記第１のメモリセルへのデー
タの書込み、これら第１のメモリセルからのデータの読
出しを行う処理用のメモリセルアレイと、この処理用の
メモリセルアレイから読出されたデータを内部データバ
スへ伝達する読出し回路と、前記処理用のメモリセルア
レイの各列と対応してマトリクス状に配列された複数の
第２のメモリセル、これら第２のメモリセルを各行ごと
に選択状態とする複数の第２のワード線、及び各列ごと
の前記第２のメモリセルのデータを伝達する複数の第２
のデータ線を備え選択状態の前記第２のメモリセルへの
データの書込み、これら第２のメモリセルからのデータ
の読出しを行う書換え用のメモリセルアレイと、書換え
用のデータを前記各第２のデータ線へ伝達する書込み回
路と、前記各第１及び第２のデータ線間にそれぞれ対応
して設けられた複数のトライステートデータ転送素子を
備え所定のタイミングで前記各第２のデータ線のデータ
を対応する第１のデータ線へ転送しこのデータの転送時
以外は前記第１及び第２のデータ線間を絶縁状態とする
データ転送回路とを有している。
マトリクス状に配列された複数の第１のメモリセル、こ
れら第１のメモリセルを各行ごとにそれぞれ選択状態と
する複数の第１のワード線、及び各列ごとの前記第１の
メモリセルのデータをそれぞれ伝達する複数の第１のデ
ータ線を備え選択状態の前記第１のメモリセルへのデー
タの書込み、これら第１のメモリセルからのデータの読
出しを行う処理用のメモリセルアレイと、この処理用の
メモリセルアレイから読出されたデータを内部データバ
スへ伝達する読出し回路と、前記処理用のメモリセルア
レイの各列と対応してマトリクス状に配列された複数の
第２のメモリセル、これら第２のメモリセルを各行ごと
に選択状態とする複数の第２のワード線、及び各列ごと
の前記第２のメモリセルのデータを伝達する複数の第２
のデータ線を備え選択状態の前記第２のメモリセルへの
データの書込み、これら第２のメモリセルからのデータ
の読出しを行う書換え用のメモリセルアレイと、書換え
用のデータを前記各第２のデータ線へ伝達する書込み回
路と、前記各第１及び第２のデータ線間にそれぞれ対応
して設けられた複数のトライステートデータ転送素子を
備え所定のタイミングで前記各第２のデータ線のデータ
を対応する第１のデータ線へ転送しこのデータの転送時
以外は前記第１及び第２のデータ線間を絶縁状態とする
データ転送回路とを有している。
【００２４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００２５】図１は本発明の一実施例を示すブロック図
である。
である。
【００２６】この実施例は、マトリクス状に配列された
複数の第１のメモリセルＭＣ１、アドレスデコーダ２に
よりこれら第１のメモリセルＭＣを各行ごとにそれぞれ
選択状態とする複数の第１のワード線ＷＬ１、及び各列
ごとの第１のメモリセルＭＣ１のデータをそれぞれ伝達
する複数の互いに対をなす第１のデータ線ＤＬ１ａ，Ｄ
Ｌ１ｂを備え選択状態の第１のメモリセルＭＣ１へのデ
ータの書込み、これら第１のメモリセルＭＣ１からのデ
ータの読出しを行う処理用メモリセルアレイ１と、少な
くともこの処理用メモリセルアレイ１から読出されたデ
ータを内部データバス３へ伝達するリード・ライト回路
４と、処理用メモリセルアレイ１の各列と対応してマト
リクス状に配列された複数の第２のメモリセルＭＣ２、
アドレスデコーダ６によりこれら第２のメモリセルＭＣ
２を各行ごとに選択状態とする複数の第２のワード線Ｗ
Ｌ２、及び各列ごとの第２のメモリセルＭＣ２のデータ
を伝達する複数の互いに対をなす第２のデータ線ＤＬ２
ａ，ＤＬ２ｂを備え選択状態の第２のメモリセルＭＣ２
へのデータの書込み、これら第２のメモリセルＭＣ２か
らのデータの読出しを行う書換え用メモリセルアレイ５
と、書換え用のデータＤＴを第２のデータ線ＤＬ２ａ，
ＤＬ２ｂへ伝達するライト回路８と、マイクロコンピュ
ータからの書換え用のデータＤＴをワード単位でライト
回路８へ伝達する書換えデータ入力回路７と、各第１及
び第２のデータ線ＤＬ１ａ，ＤＬ１ｂ−ＤＬ２ａ，ＤＬ
２ｂ間にそれぞれ対応して設けられた複数のトライステ
ートデータ転送素子のクロックドインバータＣＩＶを備
えクロック信号ＣＫに従って所定のタイミングで第２の
データ線ＤＬ２ａ，ＤＬ２ｂのデータを対応する第１の
データ線ＤＬ１ａ，ＤＬ１ｂへ互いに交差して転送しこ
のデータの転送時以外は第１及び第２のデータ線ＤＬ１
ａ，ＤＬ１ｂ−ＤＬ２ａ，ＤＬ２ｂ間を絶縁状態とする
データ転送回路９とを有する構成となっている。
複数の第１のメモリセルＭＣ１、アドレスデコーダ２に
よりこれら第１のメモリセルＭＣを各行ごとにそれぞれ
選択状態とする複数の第１のワード線ＷＬ１、及び各列
ごとの第１のメモリセルＭＣ１のデータをそれぞれ伝達
する複数の互いに対をなす第１のデータ線ＤＬ１ａ，Ｄ
Ｌ１ｂを備え選択状態の第１のメモリセルＭＣ１へのデ
ータの書込み、これら第１のメモリセルＭＣ１からのデ
ータの読出しを行う処理用メモリセルアレイ１と、少な
くともこの処理用メモリセルアレイ１から読出されたデ
ータを内部データバス３へ伝達するリード・ライト回路
４と、処理用メモリセルアレイ１の各列と対応してマト
リクス状に配列された複数の第２のメモリセルＭＣ２、
アドレスデコーダ６によりこれら第２のメモリセルＭＣ
２を各行ごとに選択状態とする複数の第２のワード線Ｗ
Ｌ２、及び各列ごとの第２のメモリセルＭＣ２のデータ
を伝達する複数の互いに対をなす第２のデータ線ＤＬ２
ａ，ＤＬ２ｂを備え選択状態の第２のメモリセルＭＣ２
へのデータの書込み、これら第２のメモリセルＭＣ２か
らのデータの読出しを行う書換え用メモリセルアレイ５
と、書換え用のデータＤＴを第２のデータ線ＤＬ２ａ，
ＤＬ２ｂへ伝達するライト回路８と、マイクロコンピュ
ータからの書換え用のデータＤＴをワード単位でライト
回路８へ伝達する書換えデータ入力回路７と、各第１及
び第２のデータ線ＤＬ１ａ，ＤＬ１ｂ−ＤＬ２ａ，ＤＬ
２ｂ間にそれぞれ対応して設けられた複数のトライステ
ートデータ転送素子のクロックドインバータＣＩＶを備
えクロック信号ＣＫに従って所定のタイミングで第２の
データ線ＤＬ２ａ，ＤＬ２ｂのデータを対応する第１の
データ線ＤＬ１ａ，ＤＬ１ｂへ互いに交差して転送しこ
のデータの転送時以外は第１及び第２のデータ線ＤＬ１
ａ，ＤＬ１ｂ−ＤＬ２ａ，ＤＬ２ｂ間を絶縁状態とする
データ転送回路９とを有する構成となっている。
【００２７】すなわち、この実施例が図２に示された従
来のメモリ回路と相違する点は、書換え用メモリセルア
レイ５を処理用メモリセルアレイ１の延長線上に設け、
書換え用メモリセルアレイ５の読出しデータを、内部デ
ータバス３を介さないでデータ転送回路９により直接処
理用メモリセルアレイ１へ転送するようにした点にある
。このデータ転送のタイミングは、クロック信号ＣＫに
より、従来例と同様に行なわれる。
来のメモリ回路と相違する点は、書換え用メモリセルア
レイ５を処理用メモリセルアレイ１の延長線上に設け、
書換え用メモリセルアレイ５の読出しデータを、内部デ
ータバス３を介さないでデータ転送回路９により直接処
理用メモリセルアレイ１へ転送するようにした点にある
。このデータ転送のタイミングは、クロック信号ＣＫに
より、従来例と同様に行なわれる。
【００２８】従って、内部データバス３と接続する負荷
は処理用メモリセルアレイ１を中心とするメモリ部のみ
となり、かつ書換え用メモリセルアレイ５と処理用メモ
リセルアレイ１とは専用のデータ転送回路９により接続
されるので、動作速度を向上させることができ、また、
書換え用メモリセルアレイ５を処理用メモリセルアレイ
１の延長線上に同一パターンで形成できるので、これら
の間の配線面積やデッドスペースを低減することができ
、チップ面積を小さくすることができる。
は処理用メモリセルアレイ１を中心とするメモリ部のみ
となり、かつ書換え用メモリセルアレイ５と処理用メモ
リセルアレイ１とは専用のデータ転送回路９により接続
されるので、動作速度を向上させることができ、また、
書換え用メモリセルアレイ５を処理用メモリセルアレイ
１の延長線上に同一パターンで形成できるので、これら
の間の配線面積やデッドスペースを低減することができ
、チップ面積を小さくすることができる。
【００２９】
【発明の効果】以上説明したように本発明は、書換え用
のメモリセルアレイを処理用メモリセルアレイの延長戦
上に形成し、書換え用のメモリセルアレイのデータをデ
ータ転送回路により直接処理用メモリセルアレイへ転送
する構成とすることにより、内部データバスに接続する
負荷が小さくなり、かつ書換え用のメモリセルアレイの
データが直接処理用のメモリセルアレイへ転送されるの
で、動作の高速化をはかることができ、かつ配線面積や
デッドスペースを低減しチップ面積を小さくすることが
できる効果がある。
のメモリセルアレイを処理用メモリセルアレイの延長戦
上に形成し、書換え用のメモリセルアレイのデータをデ
ータ転送回路により直接処理用メモリセルアレイへ転送
する構成とすることにより、内部データバスに接続する
負荷が小さくなり、かつ書換え用のメモリセルアレイの
データが直接処理用のメモリセルアレイへ転送されるの
で、動作の高速化をはかることができ、かつ配線面積や
デッドスペースを低減しチップ面積を小さくすることが
できる効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来のメモリ回路の第１の例を示すブロック図
及びそのメモリセルの回路図である。
及びそのメモリセルの回路図である。
【図３】従来のメモリ回路の第２の例を示すブロック図
及びそのメモリセルの回路図である。
及びそのメモリセルの回路図である。
１ 処理用メモリセルアレイ
２，２ａ アドレスデコーダ
３ 内部データバス
４，４ａ リード・ライト回路
５ 書換え用メモリセルアレイ
６，６ａ アドレスデコーダ
７ 書換えデータ入力回路
８ ライト回路
９ データ転送回路
１０，１０ａ リード回路
１１ メモリセルアレイ
ＣＩＶ クロックドインバータ
ＤＬ１ａ，ＤＬ１ｂ，ＤＬ２ａ，ＤＬ２ｂ，ＤＬ１Ａ，
ＤＬ１Ｂ，ＤＬ２Ａ，ＤＬ２Ｂ データ線ＭＣ，
ＭＣ１，ＭＣ２ メモリセルＷＬ１，ＷＬ２
ワード線
ＤＬ１Ｂ，ＤＬ２Ａ，ＤＬ２Ｂ データ線ＭＣ，
ＭＣ１，ＭＣ２ メモリセルＷＬ１，ＷＬ２
ワード線
Claims (2)
- 【請求項１】 マトリクス状に配列された複数の第１
のメモリセル、これら第１のメモリセルを各行ごとにそ
れぞれ選択状態とする複数の第１のワード線、及び各列
ごとの前記第１のメモリセルのデータをそれぞれ伝達す
る複数の第１のデータ線を備え選択状態の前記第１のメ
モリセルへのデータの書込み、これら第１のメモリセル
からのデータの読出しを行う処理用のメモリセルアレイ
と、この処理用のメモリセルアレイから読出されたデー
タを内部データバスへ伝達する読出し回路と、前記処理
用のメモリセルアレイの各列と対応してマトリクス状に
配列された複数の第２のメモリセル、これら第２のメモ
リセルを各行ごとに選択状態とする複数の第２のワード
線、及び各列ごとの前記第２のメモリセルのデータを伝
達する複数の第２のデータ線を備え選択状態の前記第２
のメモリセルへのデータの書込み、これら第２のメモリ
セルからのデータの読出しを行う書換え用のメモリセル
アレイと、書換え用のデータを前記各第２のデータ線へ
伝達する書込み回路と、前記各第１及び第２のデータ線
間にそれぞれ対応して設けられた複数のトライステート
データ転送素子を備え所定のタイミングで前記各第２の
データ線のデータを対応する第１のデータ線へ転送しこ
のデータの転送時以外は前記第１及び第２のデータ線間
を絶縁状態とするデータ転送回路とを有することを特徴
とするメモリ回路。 - 【請求項２】 各第１及び第２のデータ線がそれぞれ
対をなして形成され、トライステートデータ転送素子が
クロックドインバータで形成され、第２のデータ線から
第１のデータ線へのデータが各対ごとに交差するように
転送される構成の請求項１記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019669A JPH04258886A (ja) | 1991-02-13 | 1991-02-13 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019669A JPH04258886A (ja) | 1991-02-13 | 1991-02-13 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04258886A true JPH04258886A (ja) | 1992-09-14 |
Family
ID=12005653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019669A Pending JPH04258886A (ja) | 1991-02-13 | 1991-02-13 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04258886A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246636B1 (en) | 1999-06-28 | 2001-06-12 | Hyundai Electronics Industries Co., Ltd. | Load signal generating circuit of a packet command driving type memory device |
-
1991
- 1991-02-13 JP JP3019669A patent/JPH04258886A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6246636B1 (en) | 1999-06-28 | 2001-06-12 | Hyundai Electronics Industries Co., Ltd. | Load signal generating circuit of a packet command driving type memory device |
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