JPH0612502B2 - タイミング回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、自己校正タイミング回路、具体的には２つの
コンデンサの比を用いるタイミング回路に関するもの
で、主クロック周波数のサブ・サイクルを発生させ、主
クロックの周波数とは無関係なタイミングエッジを作る
回路に関するものである。

〔従来の技術〕

マイクロプロセッサのような複雑なデジタル・システム
では、すべてのシーケンシヤル事象のもとになる複数の
タイミングエッジを有す必要がある。従来、ＲＣ回路又
は遅延線を用いるような、基準クロック信号の１つ又は
それ以上のエツジを遅延させることによってタイミング
エッジをつくる様々な技術が使用されてきた。しかし従
来技術の回路は、遅延回路からなるデバイスの製造の際
の温度及びプロセスの変動に左右されやすいため、ノイ
ズ及び精度の問題を含んでいた。これらの問題は、遅延
を変化させてしまうのである。このような変化は、デジ
タル論理システムに誤動作を引き起こす。さらに、別の
従来技術のシステムは、タツプ遅延線の制御ステージに
制御電圧を与えるような電圧制御発振器を用いるか、又
はスイッチで可変される複数のコンデンサを用いた。こ
のようなシステムも同じような問題を含み、好ましくな
い副作用を有していた。

それ故に、正確さ及び緻密さが要求されるマイクロ回路
構成において、安定でノイズが無くしかも低電力で容易
に可変できるタイミング回路が必要とされてきた。

〔発明が解決しようとする課題〕

「本発明の目的は、主クロック周波数と無関係な（主ク
ロック周波数の整数培または分数の関係に限定されな
い）タイミングエッジを有するタイミング信号を比較的
簡単な回路で正確に発生することができるタイミング回
路を提供することである。

［課題を解決するための手段］ 本発明はクロック及び 制御電流発生器に接続されるレシオ回路からなる。本発
明のレシオ回路は少なくとも２つのコンデンサを使用
し、各コンデンサはトランジスタと一列に接続され、並
列に接続されている。各コンデンサ・トランジスタ対
は、制御電流源及び接地の間で互いに並列に接続され
る。選択されるコンデンサ・トランジスタ列内で少なく
とも１つのトランジスタがオフとなり、同時に別のコン
デンサ・トランジスタ列はクロック・サイクルに直接制
御される。コンデンサの充電及び放電の手段は、この回
路に含まれる。

このように、本発明はクロック・サイクル内においてク
ロック・サイクルの機能を果たすタイミングエッジを発
生させる回路に関する。

〔実施例〕

第１図は、入力クロック信号に依存しない正確なタイミ
ング・パルスを得るための回路の構成図を示す。

基本的にこの回路は、レベル遷移の数を数えるためのカ
ウンタ１０を有し、選択された時間に電流源回路１１は
レシオ回路１２に選択された電流レベルを送る。カウン
タ１３ａ、２つのＡＮＤ回路１３ｂ及び１３ｃ、２つの
ＯＲ回路１３ｄ及び１３ｍ、微分回路１３ｅ及びラツチ
回路１３ｆを有する制御論理回路１３は、レシオ回路１
２に線１３ｈに制御信号をそして線１３ｋにリセット信
号を送る。制御論理回路１３のカウンタ１３ａは、クロ
ック５０及びＡＮＤ回路１３ｂに接続され、さらに線６
０を通って３つの入力を受け取るＡＮＤ回路１４の第１
の入力に接続されている。このＡＮＤ回路１４の出力
は、インバータ１４ａを経てカウンタ１０へ送られる。
クロック５０はカウンタ１３ａのみならず、インバータ
５０ａを経てＡＮＤ回路１３ｂ及び１３ｃへ、そして微
分回路１７へも接続される。

試験信号源１６は、レシオ回路１２、ＡＮＤ回路１４及
び１３ｂ、微分回路１８ｂに接続され、さらにインバー
タ１６ａを経てＡＮＤ回路１３ｃに接続されている。微
分回路１８ｂは、ＯＲ回路１３ｍを経てラツチ回路１３
ｆのリセットに接続される。レシオ回路１２は、差動増
幅器２１の入力２１ａに接続される。この差動増幅器２
１は、もう１つの入力２１ｂに接続される基準電圧源２
３を有する。そしてこの差動増幅器２１の出力２１ｃは
微分回路２４を経て回路出力２５に送られ、そこから制
御論理回路１３のＯＲ回路１３ｍを経てラッチ回路１３
ｆに送られ、ＡＮＤゲート１８ａを経て比較ラッチ回路
１８にも送られる。ＡＮＤ回路１３ｂの出力はＯＲ回路
１３ｄへ送られ、一方ではＡＮＤ回路１３ｃの出力はＯ
Ｒ回路１３ｄの別の入力へ送られる。ＯＲ回路１３ｄの
出力は微分回路１３ｅを経てラッチ回路１３ｆへ送られ
る。

微分回路１７の出力は、ＡＮＤ回路１８ａを経て、比較
ラッチ回路１８へ送られる。このＡＮＤ回路１８ａで
は、微分回路１７の出力が出力２５と論理積され比較ラ
ッチ回路１８を設定する。この比較ラッチ回路１８は、
微分回路１８ｂの出力によってリセットされる。所定の
比較がなされると、比較ラッチ回路１８の出力はインバ
ータ１９によって反転され、ＡＮＤ回路１４の第２の入
力へ送られる。

第１図のレシオ回路１２の詳細な図を第２に示す。第２
図に示されるように、この回路はＱ_１ないしＱ_６の６つ
のトランジスタ、異なる静電容量値のコンデンサＣ_１及
びＣ_２、ＡＮＤゲート３０を有する。このＡＮＤゲート
３０をレシオ回路から分離し、外に出しても構わない。
第２図において、線１３ｈのラツチ回路１３ｆからの信
号と共に、試験信号１６がＡＮＤゲートに与えられる。
このラツチ信号線１３ｈは、トランジスタＱ_１及びＱ_６
のゲートにも接続される。ラツチ回路１３ｆからのもう
１つの線１３ｋは、トランジスタＱ_３、Ｑ_４及びＱ_５の
ゲートに接続される。ＡＮＤゲート３０の出力はトラン
ジスタＱ_２のゲートに送られる。第２図に示されるよう
に、トランジスタＱ_１及びＱ_２のソースは共通ノードＢ
に接続され、ドレインはそれぞれコンデンサＣ_１及びＣ
_２を経て、それぞれリセット・トランジスタＱ_３及びＱ
_４を経て接地される。トランジスタＱ_６のソースは電流
源回路１１からの出力と接続され、ドレインはノードＢ
に接続される。同時にトランジスタＱ_５のソースもノー
ドＢに接続され、ドレインは接地される。

第３図は、第１図及び第２図で示されたノード及び回路
を選択するパルス形状を表わしたタイミング図である。

まずはじめにクロック５０を動作し、試験信号源１６を
低レベルに保持すると仮定する。また、カウンタ１０の
すべての桁を０に合わせる等行なって、リセットし、レ
シオ回路１２に電流源１１から電流を供給しないとす
る。こうするとレシオ回路１２内のノードＢは電圧が変
化せず、出力２５は低レベルとなる。

時間Ｔ_０においてクロック５０は立ち上がり、カウンタ
１３ａは高レベルになり、クロックが再び高レベルにな
るまで保持されるような第１状態にラッチされる。この
ラッチ状態において、カウンタ１３ａは高レベル信号
を、線６０を通ってＡＮＤ回路１４に送る。しかし、試
験信号源１６が低レベルであるので、ＡＮＤ回路１４は
低レベルのままで線１４ｅを高レベルに保持させる。第
２図に示されるレシオ回路１２内のＡＮＤ回路３０も低
レベルのままである。従ってトランジスタＱ_２のゲート
は低レベルで保持され、トランジスタＱ_２はオフのまま
となる。

時間Ｔ_１において、クロック５０が低レベルになる時微
分回路１７は高レベルのパルスを出すが、増幅器２１が
低レベルなのでＡＮＤ回路１８ａは低レベルのままとな
る。同時に試験信号源１６は高レベルとなる。試験信号
源１６が高レベルになると、微分回路１８ｂはラッチ回
路１３ｆ及び１８の両方をリセットさせ、高レベルにす
る信号（図示されていない）を出す。ラッチ回路１３ｆ
がリセットされると、線１３ｈは低レベルになり、同時
に比較ラッチ回路１８からの信号がインバータ１９を通
って、ＡＮＤ回路１４に接続する線１４ｂを高レベルに
させる。カウンタ１３ａからの線６０の信号、試験信号
源１６からの信号、及びインバータ１９からの線１４ｂ
の信号のすべての高レベル入力信号を受けとると、ＡＮ
Ｄ回路１４は高レベル信号を出す。この高レベル信号は
インバータ１４ａによって反転され、線１４ｅを通って
カウンタ１０に低レベル信号として送られる。高レベル
の遷移を入力線１４ｅに受け取る時のみカウンタ１０が
減少するので、カウンタ１０の値は変化しない。また、
時間Ｔ_１においてラッチ回路１３ｆの出力線１３ｈは低
レベルとなり、トランジスタＱ_１、及びＱ_６をオフに保
持させる。線１３ｋは高レベルとなり、トランジスタＱ
_３、Ｑ_４及びＱ_５をオンにさせる。従ってノードＢは低
レベルのままで、コンデンサＣ_１及びＣ_２は放電された
ままとなる。この時間Ｔ_１において、回路は初期設定さ
れる。

時間Ｔ_２においてクロック５０は再び高レベルとなる。
これによってカウンタ１３ａは低レベルとなり、線６０
でＡＮＤ回路１４に低レベル信号を送る。同時にＡＮＤ
回路１３ｂへの線１３ｊは高レベルとなるが、クロック
５０が高レベルであることで、インバータ５０ａは線５
０ｂで低レベル信号を送り、ＡＮＤ回路１３ｂを低レベ
ルに保持させる。線６０が低レベルになると、ＡＮＤ回
路１４は低レベルとなり、インバータ回路１４ａは線１
４ｅでカウンタ１０の入力に高レベル信号を送り、従っ
てカウンタ１０は減少する。カウンタ１０の減少によっ
て電流源１１はオン状態になり、レシオ回路１２に最大
電流を供給する。しかし、線１３ｈが低レベルなので、
トランジスタＱ_１、Ｑ_２及びＱ_６のすべてがオフのまま
で、しかもトランジスタＱ_３、Ｑ_４及びＱ_５のすべてが
オンのままで、従ってノードＢも低レベルのままとな
る。

時間Ｔ_３において、クロック信号５０は低レベルのまま
のカウンタ１３ａの状態に影響を与えずに、再び低レベ
ルとなる。すると線５０ｂは高レベルとなり、ＡＮＤ回
路１３ｂ及びＯＲ回路１３ｄをイネーブルし、従って微
分回路１３ｅから導びかれる線は、ラッチ回路１３ｆを
立ち上がらせ設定する。ラッチ回路１３ｆが設定される
と、線１３ｈは高レベルとなり、線１３ｋは低レベルと
なる。線１３ｈが立ち上がると、レシオ回路１２内でト
ランジスタＱ_１、Ｑ_２及びＱ_６はオンとなり、トランジ
スタＱ_３、Ｑ_４及びＱ_５はオフとなる。このことで電流
源１１からの電流が並列に組合わせたコンデンサＣ_１及
びＣ_２に供給され、基準電圧源２３と等しくなるまでノ
ードＢの電圧を上げる。基準電圧源２３の電圧レベル
は、コンデンサＣ_１及びＣ_２の操作範囲によって決めら
れる。時間Ｔ３Ａにおいて、ノードＢが基準電圧源２３
の値に達すると、比較回路として働く差動増幅器２１は
低レベルから高レベルとなり、微分回路２４は出力線２
５に高レベルのパルスを出す。ＯＲ回路１３ｍ及びＡＮ
Ｄ回路１８ａに供給されることの出力線２５の出力パル
スは、ＯＲ回路１３ｍを経てラッチ回路１３ｆをリセッ
トし、またＡＮＤ回路１８ａの片方にこのパルスを与え
る。ラッチ回路１３ｆがリセットされたので、線１３ｋ
は高レベルとなりトランジスタＱ_３、Ｑ_４及びＱ_５をオ
ンにし、線１３ｈは低レベルとなりトランジスタＱ_１、
Ｑ_２及びＱ_６をオフにする。このことでコンデンサＣ_１
及びＣ_２は放電し、ノードＢは次の充電及び放電のサイ
クルの準備をする。微分回路１３ｅの出力線が低レベル
であるのでラッチ回路１３ｆは変化せず、線１３ｋは高
レベルのままで線１３ｈは低レベルのままである。

クロックが高レベルから低レベルへの遷移状態にないの
で、ＡＮＤゲート１８ａはイネーブルされず、微分回路
１７からのパルスは出力線２５と同期しない。ＡＮＤゲ
ート１８ａはイネーブルされず、比較ラッチ回路１８は
非設定状態又は低レベル状態のままである。

時間Ｔ_４においてクロックは再び高レベルになり、カウ
ンタ入力線１４ｅは低レベルになる。そして再びクロッ
ク・パルスが立ち上がる時間Ｔ_６において、線１４ｅは
再び高レベル状態になり、カウンタ１０は再び減少す
る。このようにクロック・サイクルＴ_２において始まっ
た充電及び放電サイクルが繰り返される。カウンタ１３
ａが低レベルになる場合には、線６０も低レベルにな
り、カウンタ１０の入力線１４ｅは高レベルになってカ
ウンタ１０を１つ減少させ、電流源１１の設定を変え
る。その結果、わずかに少ない電流がレシオ回路内のコ
ンデンサＣ_１及びＣ_２に充電される。この電流源１１か
らの少ない電流で２つのコンデンサＣ_１及びＣ_２を充電
させるには、その分長い時間を必要とする。しかし、や
はり微分回路１７の出力１７ａの立ち上がりは、出力線
２５の立ち上がりとは一致せず、ラッチ回路１８はイネ
ーブルされず、コンデンサＣ_１及びＣ_２は前述のように
放電される。再びサイクルは時間Ｔ_１３まで繰り返され
ると、電流源１１からさらに少ない電流がコンデンサＣ
_１及びＣ_２に充電され、その分長い時間が必要となり、
ついに出力線２５のパルス及び微分回路１７の出力１７
ａが同期し、ＡＮＤゲート１８ａによって検出される。
そして比較ラッチ回路１８の出力線１８ｃは高レベルと
なり、インバータ１９の出力は低レベルとなる。従って
ＡＮＤゲート１４はイネーブルされず、カウンタ１０の
減少は起こらない。比較ラッチ回路１８の出力線１８ｃ
が高レベルになり、外部にある回路（図示されていな
い）はクロック５０の次の高レベル遷移時間Ｔ_１４にお
いて試験信号源１６をリセットする。従ってＡＮＤゲー
ト１３ｂ及びＡＮＤゲート１４はイネーブルされない
が、ＡＮＤゲート１３ｃはイネーブルされる。

時間Ｔ_１５、Ｔ_１７……においてクロック５０は再び低
レベル遷移し、インバータ５０ａを経てＡＮＤゲート１
３ｃ及び１３ｄは高レベルとなり、線１３ｈが高レベル
となるようにラッチ回路１３ｆは設定される。試験信号
線１６が低レベルであるので、ＡＮＤゲート３０は設定
されず、トランジスタＱ_２はオフのままである。試験信
号１６が低レベルの間、カウンタ１０は固有値に設定さ
れ、電流源１１からの電流がコンデンサＣ_１のみに充電
される。このことはクロック５０の連続する低レベル遷
移の時間よりも短い時間内で起こり、再び試験信号１６
が立ち上がってパルスＴ_２及び再び試験信号１６が立ち
上がってパルスＴ_２及びＴ_１３の間の前述のようなサイ
クルが繰り返されるまで、続けられる正確なサブ・サイ
クルのタイミング発生器を与える。

１つの半導体チップ内に前述のようなトランジスタ−コ
ンデンサのレシオ回路を与えることによって、レシオ回
路のトランジスタ及びコンデンサの比及び自己トラッキ
ングの態様を決定する際の重要な利点が確認された。

例えば、コンデンサＣ_１及びＣ_２は所望の比に依存し
て、等しい値にも異なる値にもなりうる。

〔発明の効果〕

本発明は、従来技術の回路よりも安価でしかも製造しや
すい精密なタイミング回路を提供することができる。

【図面の簡単な説明】

第１図は本発明のレシオ回路を用いたシステムの構成図
である。 第２図は本発明のレシオ回路の詳細図である。 第３図は第１図の回路の様々なノードにおいて現われる
パルスを示すタイミング図である。 １０、１３ａ……カウンタ、１１……電流源、１２……
レシオ回路、１３……制御論理回路、１４、１３ｂ、１
３ｃ、１８ａ、３０……ＡＮＤ回路、１３ｄ、１３ｍ…
…ＯＲ回路、１３ｅ、１７、１８ｂ、２４……微分回
路、１４ａ、１９、５０ａ……インバータ、１３ｆ、１
８……ラッチ回路、２１……差動増幅器、２３……基準
電圧源、１６……試験信号源、５０……クロック信号
源、Ｑ_１〜Ｑ_６……トランジスタ、Ｃ_１、Ｃ_２……コン
デンサ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガレツト・ステイブン・コーク アメリカ合衆国ヴアーモント州カンブリツ ヂ、バートレツト・ヒル・ロード（番地な し) (72)発明者 リチヤード・サンテイアゴ・ゴメス アメリカ合衆国オレゴン州フオーレスト・ グローブ、ザトチャー・ロード3215番地

Claims (1)

【特許請求の範囲】
1. 【請求項１】選択された周波数のクロック信号を発生す
   るクロック手段と、 オン、オフ可能な制御信号源と、 上記クロック信号の所定の遷移を検出し、遷移検出パル
   スを発生する手段と、 オンの上記制御信号及び上記クロック信号に応答して値
   を変えるカウンタ手段と、 上記カウンタ手段によって制御され、上記カウンタ手段
   の値に応じて漸減する大きさの電流を発生する電流源
   と、 上記電流源と基準電位との間に接続されたレシオ回路で
   あって、並列に接続された第１及び第２のトランジスタ
   −コンデンサ直列回路、このコンデンサに並列に接続さ
   れたスイッチ手段、及び出力端子を含むレシオ回路と、 上記レシオ回路の出力電圧と基準電圧とを比較し、上記
   レシオ回路の出力電圧が上記基準電圧に達した時出力信
   号を発生する比較手段と、 オンの上記制御信号及び上記クロック信号に応答して上
   記第１及び第２の直列回路のトランジスタをオンに、上
   記スイッチ手段をオフにし、上記出力信号に応答して上
   記第１及び第２の直列回路のトランジスタをオフに、上
   記スイッチ手段をオンにする手段と、 上記出力信号と上記遷移検出パルスとの同時発生を検出
   する手段と、 上記検出手段の出力に応答して上記制御信号源をオフに
   する手段と、 オフの上記制御信号及び上記クロック信号に応答して上
   記第１及び第２の直列回路の一方の直列回路のトランジ
   スタのみをオンに、上記スイッチ手段をオフにし、上記
   出力信号に応答して上記第１及び第２の直列回路のトラ
   ンジスタをオフに、上記スイッチ手段をオンにする手段
   と を備えることを特徴とするタイミング回路。