JPS59208932A - デイジタル位相比較器 - Google Patents
デイジタル位相比較器Info
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- JPS59208932A JPS59208932A JP8307383A JP8307383A JPS59208932A JP S59208932 A JPS59208932 A JP S59208932A JP 8307383 A JP8307383 A JP 8307383A JP 8307383 A JP8307383 A JP 8307383A JP S59208932 A JPS59208932 A JP S59208932A
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- 238000001514 detection method Methods 0.000 description 20
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は位相比較器に関し、例えばコンパクト・ディス
ク方式（以下ＣＬ）方式という）のディジタル・オーデ
ィオ螢ディスク（１）Ａｌ） ）プレーヤにおけるディ
スクからのディジタル入力データ信号を処理する際に用
いられるＰＬＬ回路内のディジタル位相比較器に関する
。
ク方式（以下ＣＬ）方式という）のディジタル・オーデ
ィオ螢ディスク（１）Ａｌ） ）プレーヤにおけるディ
スクからのディジタル入力データ信号を処理する際に用
いられるＰＬＬ回路内のディジタル位相比較器に関する
。
ＣＤ方式を用いたＤＡＤのディスク上の信号は、第１図
に示すようにいわゆるＮＲＺ−１記述のデータであｐ３
信号が反転したとき１”、反転のないときＯｎの情報を
表わし、これらが最小で３クロツク、最大で１１クロツ
クの反転間隔の規則に従って記録されている。まだ、デ
ィスクの回転速度は、線方向速度一定となるように制御
される、いわゆるＣ Ｌ Ｖ （Ｃｏｎｓｔａｎｔ Ｌ
ｉｎｅａｒ Ｖｅｌｏ−ｃＨｙ）ＩＩＪ御であシ、ピッ
クアップがディスクの外周に移動するのに従って遅くな
るという特許がある。従って、ディスク上の信号を処理
するためには、まずピックアップの位置検出等により粗
く回転速度、すなわちデータレートを合わせたあとディ
スクからの信号の反転縁をとらえ、これから本来のデー
タレートのクロックを生成しなければならない。これは
いわゆるＰＬＬ回路で達成できその際ＰＬＬ回路のｖＣ
Ｏからのクロック（以下、ＰＬＬクロックという）をも
とにして、入力デー夕信号を読み込み、処理を行なう必
要がある。しかし、前述のように入力データ信号の反Ｆ
Ｍは、最小３クロツク、最大１１クロックまでの反転間
隔で、データの内容によりランダムに得られるだめ、従
来のように同一数のパルス比較しかできない位相比較器
では、これを直接実行する車はできなかった。
に示すようにいわゆるＮＲＺ−１記述のデータであｐ３
信号が反転したとき１”、反転のないときＯｎの情報を
表わし、これらが最小で３クロツク、最大で１１クロツ
クの反転間隔の規則に従って記録されている。まだ、デ
ィスクの回転速度は、線方向速度一定となるように制御
される、いわゆるＣ Ｌ Ｖ （Ｃｏｎｓｔａｎｔ Ｌ
ｉｎｅａｒ Ｖｅｌｏ−ｃＨｙ）ＩＩＪ御であシ、ピッ
クアップがディスクの外周に移動するのに従って遅くな
るという特許がある。従って、ディスク上の信号を処理
するためには、まずピックアップの位置検出等により粗
く回転速度、すなわちデータレートを合わせたあとディ
スクからの信号の反転縁をとらえ、これから本来のデー
タレートのクロックを生成しなければならない。これは
いわゆるＰＬＬ回路で達成できその際ＰＬＬ回路のｖＣ
Ｏからのクロック（以下、ＰＬＬクロックという）をも
とにして、入力デー夕信号を読み込み、処理を行なう必
要がある。しかし、前述のように入力データ信号の反Ｆ
Ｍは、最小３クロツク、最大１１クロックまでの反転間
隔で、データの内容によりランダムに得られるだめ、従
来のように同一数のパルス比較しかできない位相比較器
では、これを直接実行する車はできなかった。
第２図に従来の回路の位相比較部１とチャージポンプ・
ドライブ部２を示し、第３図にこの従来の位相比較器に
ほぼ同周期で同パルス数の２つの入力信号Ｓ ｉ ｇ
、 Ｒｅ ｆを印加したときの各部のタイミング・チャ
ートを示す。第３図のように従来の位相比較器は、２つ
の入力信号Ｓｉｇ、Ｒｅｆの一方の縁のみをとらえ、Ｓ
ｉｇがＲｅｆより５シれているときはＰＤｃ）ｕｔ高出
力その位相差に等しい時間だけハイレベルとなり、逆に
進んでいるときはロウレベルとなり、その仙は破線で示
すようにノ・イインピーダンスとなる。なお、この出力
端子ＰＤｏｕｔからの流出あるいは吸入電流により、２
つの入力信号の位相差が０になるようにＶＣＯ発振周波
数が制御されることは言うまでもない。このように従来
の位相比較器は、比較すべき２つの信号が同パルス数到
来する場合にのみ位相比較が可能であるため、前述の入
力データ信号のようにｌＰＬＬクロック毎に入力データ
信号の到来が咀待でき々い場合には、両者の到来する反
転縁の数を同じにするだめの操作が別に必要で、との操
作に微妙なタイミングのコントロールが要求され、モノ
リックＩＣ化に適さないという欠点があった。まだ、入
力データ信号の一方の縁のみしか比較できないだめ、純
の数の半分が失なわれてしまい、処仰時間として長時間
を要するという欠点もあった。
ドライブ部２を示し、第３図にこの従来の位相比較器に
ほぼ同周期で同パルス数の２つの入力信号Ｓ ｉ ｇ
、 Ｒｅ ｆを印加したときの各部のタイミング・チャ
ートを示す。第３図のように従来の位相比較器は、２つ
の入力信号Ｓｉｇ、Ｒｅｆの一方の縁のみをとらえ、Ｓ
ｉｇがＲｅｆより５シれているときはＰＤｃ）ｕｔ高出
力その位相差に等しい時間だけハイレベルとなり、逆に
進んでいるときはロウレベルとなり、その仙は破線で示
すようにノ・イインピーダンスとなる。なお、この出力
端子ＰＤｏｕｔからの流出あるいは吸入電流により、２
つの入力信号の位相差が０になるようにＶＣＯ発振周波
数が制御されることは言うまでもない。このように従来
の位相比較器は、比較すべき２つの信号が同パルス数到
来する場合にのみ位相比較が可能であるため、前述の入
力データ信号のようにｌＰＬＬクロック毎に入力データ
信号の到来が咀待でき々い場合には、両者の到来する反
転縁の数を同じにするだめの操作が別に必要で、との操
作に微妙なタイミングのコントロールが要求され、モノ
リックＩＣ化に適さないという欠点があった。まだ、入
力データ信号の一方の縁のみしか比較できないだめ、純
の数の半分が失なわれてしまい、処仰時間として長時間
を要するという欠点もあった。
本発明は周期が不均一なディジタル入力データ信号のＰ
Ｌ Ｌ処理を可能とし、モノリックＩＣ化に適した位
相比較器を提供することを目的とする。
Ｌ Ｌ処理を可能とし、モノリックＩＣ化に適した位
相比較器を提供することを目的とする。
本発明のディジタル位相比較器は、データレートが一定
で、データの反転間隔が不均一なディジタル入力データ
信号のデータレートに同期した信号処理を行なうフェー
ズ・ロックドやループ回路（以下、ＰＬＬ回路という）
において、市、圧ｉＩ＋ｌ、ｔ ’ｖｌ’４発振器（以
下、ＶＣＯという）からのクロックの一方の縁と、前記
ディジタル人力データ信号の一方の緑との位相差を検出
する第１の位相チ；−１％出回路と、前記クロックの前
記一方のｈ′テと、前ｈＩＸディジタル入力データ伯号
信号１１ｊ方の糾との４５７．相差を検出する第２の位
相差伸出回路と、前記クロックと前記ディジタル入力テ
ータ伯゛号の位相比ｒｒ・父時に前記ディジタル入力デ
ータ信号の糾が立上ジであるか立下シであるかのいブれ
であるかをＴ９Ｊ７出する１へ性検出回路と、このｄ微
１４０＋１出回路の出力にノｔ・いて第１および単２の
位相差検出回路の出力１「１号の）ソ１択を行なう制御
回路と、ここで選択−ｇｔ＋だ信号をＶＣＯの入力面加
１箱、圧の制御１を行なうだめのチャージポンプ回路へ
伝えるようにしたことを斗〕イ１父とする。
で、データの反転間隔が不均一なディジタル入力データ
信号のデータレートに同期した信号処理を行なうフェー
ズ・ロックドやループ回路（以下、ＰＬＬ回路という）
において、市、圧ｉＩ＋ｌ、ｔ ’ｖｌ’４発振器（以
下、ＶＣＯという）からのクロックの一方の縁と、前記
ディジタル人力データ信号の一方の緑との位相差を検出
する第１の位相チ；−１％出回路と、前記クロックの前
記一方のｈ′テと、前ｈＩＸディジタル入力データ伯号
信号１１ｊ方の糾との４５７．相差を検出する第２の位
相差伸出回路と、前記クロックと前記ディジタル入力テ
ータ伯゛号の位相比ｒｒ・父時に前記ディジタル入力デ
ータ信号の糾が立上ジであるか立下シであるかのいブれ
であるかをＴ９Ｊ７出する１へ性検出回路と、このｄ微
１４０＋１出回路の出力にノｔ・いて第１および単２の
位相差検出回路の出力１「１号の）ソ１択を行なう制御
回路と、ここで選択−ｇｔ＋だ信号をＶＣＯの入力面加
１箱、圧の制御１を行なうだめのチャージポンプ回路へ
伝えるようにしたことを斗〕イ１父とする。
前「己制御回路としてｉｊ例えｉｉｌ、０１ Ｈｔ３
’Ａ’ｒ ｌ ノ位相差検出回路の出力と前ｎｌ’、：
ｆｌＹ性オ角出回路の出力の否定の１窟１沖出力とを
入力とする第１のＮＡＮＩＪｌ路と、前記第２の位相差
検出回路の出力と前記極性４μ出回路の出力とを入力と
する第２のＮＡＮＤ回路と、該第２のＮＡＮＤ回路およ
び前記第１ＯＮＡＮＤ回路の出力を入力とし、チャージ
ポンプ回路へ第１の出力を供給する第３のＮＡＮＤ回路
と、前記第１の位相差検出回路の出力の否定の論理出力
と前記％性検出回路の出力の否定の論理出力とを入力と
する第１のＮＯＲ回路と、前記第２の位相差検出回路の
出力の否定の論理出力と前記極性検出回路の出力とを入
力とする第２ＯＮＯＲ回路と、該第２のＮＯＲ回路の出
力と前記第１のＮＯＲ回路の出力とを入力とし、チャー
ジ・ポンプ回路へ第２の出力を供給する第３のＮ ＯＲ
回路とによりＣ〜成さは れるもので宏い。
’Ａ’ｒ ｌ ノ位相差検出回路の出力と前ｎｌ’、：
ｆｌＹ性オ角出回路の出力の否定の１窟１沖出力とを
入力とする第１のＮＡＮＩＪｌ路と、前記第２の位相差
検出回路の出力と前記極性４μ出回路の出力とを入力と
する第２のＮＡＮＤ回路と、該第２のＮＡＮＤ回路およ
び前記第１ＯＮＡＮＤ回路の出力を入力とし、チャージ
ポンプ回路へ第１の出力を供給する第３のＮＡＮＤ回路
と、前記第１の位相差検出回路の出力の否定の論理出力
と前記％性検出回路の出力の否定の論理出力とを入力と
する第１のＮＯＲ回路と、前記第２の位相差検出回路の
出力の否定の論理出力と前記極性検出回路の出力とを入
力とする第２ＯＮＯＲ回路と、該第２のＮＯＲ回路の出
力と前記第１のＮＯＲ回路の出力とを入力とし、チャー
ジ・ポンプ回路へ第２の出力を供給する第３のＮ ＯＲ
回路とによりＣ〜成さは れるもので宏い。
以下、図面を用いて本発明の一実ＪＱ例を８（ψ明する
。第４図はその回路ブロック図で、第１の位相差検出回
路６は入力データ信号の立上シ縁とＰＬＬクロックの立
上り餞との位相差を検出し、第２の位相差検出回路７は
入力データ信号の立下り縁とＰＬＬクロックの立上り縁
の位相差を検出する。
。第４図はその回路ブロック図で、第１の位相差検出回
路６は入力データ信号の立上シ縁とＰＬＬクロックの立
上り餞との位相差を検出し、第２の位相差検出回路７は
入力データ信号の立下り縁とＰＬＬクロックの立上り縁
の位相差を検出する。
またＤフリップフロップ９はＰＬＬクロックの立下がり
で入力データ信号をラッチする事により入力データ信号
の次の反転縁が立上シであるか立下シであるかを検出す
る倹性検出回路として腐・作する。ここで、上前１の第
１および第２の位相差検出回路６および７は、たとえば
、第６図の真理値表に従う第５図寸たけ第７図の回路析
・成でもよいし、第９図の真理値表に従う第８図の回路
ゼシ成でもツ現できる。なお、臼）、６図および第９１
辺の真理値表においてＨＣ：月「×」は０１かは１甘た
け立下がり←とを示し、ｎ１２号１シｒ」は立上がり
ｉ＝；を示す。また、第５図におけるＤフリップフロッ
プ１１および１２は（リセット）Ｆ・Ｅ 、 （セラ）
）ＳＥ入力端子の各々の信号の立上がりｅ＜でデータを
ラッチする１−）フリップフロップであシ、汗、７図、
氾８図における絣検出回路１３，１４，１６．１７はた
とえばＡ、ＮＤ回路１３Ｃ１１４Ｃ９１６Ｃ，１７Ｃ１
インバー、ｐ１３ａ＋１４．ａ＋１６ａ、１７ａ、、ｊ
ｉ延素子１３１）、１４ｂ、１６ｂ、１７ｂによりギ１
々成され、ＳＥあるいに１１． Ｅに印加する信号の立
上がり縁が到来しｆ−際、遅延赤子１３ｂ、１４ｔＪ＋
１６ｂ、１７１）の遅延時間に等しい時間幅の正パルス
を発生する回路である。第７図の場合はＪ−にフリップ
フロップ１５、第８図の場合は卸１１図の真理値表に従
う第１０図で構旋されるセット優先型Ｒ−Ｓフリップフ
ロップ１８の各々の入力信号を供給する。さらに制御回
路１０は上記第１．第２の位相差検出回路６，７の出力
信号Ｘ ５ 、 Ｘ Ｑを極性検出回路の出力Ｘ７で制
御し、チャージ・ポンプドライブ回路２へ印加する＃理
回路である３、第４図における動作のタイミングチャー
トを第１２図乃至第１５［ｍに示し、本′ｆｌ＃例の位
相比較器の動作について以下に説明する。なお却下の説
明において、チャージポンプドライブ回路２の出力ＰＤ
ｏｕｔ がハイレベル時にＰＬＬクロックの位相が進み
、ロウレベル時に遅れるようにｖＣＯの発振周波数が制
御されるものを例と１７て提示する。
で入力データ信号をラッチする事により入力データ信号
の次の反転縁が立上シであるか立下シであるかを検出す
る倹性検出回路として腐・作する。ここで、上前１の第
１および第２の位相差検出回路６および７は、たとえば
、第６図の真理値表に従う第５図寸たけ第７図の回路析
・成でもよいし、第９図の真理値表に従う第８図の回路
ゼシ成でもツ現できる。なお、臼）、６図および第９１
辺の真理値表においてＨＣ：月「×」は０１かは１甘た
け立下がり←とを示し、ｎ１２号１シｒ」は立上がり
ｉ＝；を示す。また、第５図におけるＤフリップフロッ
プ１１および１２は（リセット）Ｆ・Ｅ 、 （セラ）
）ＳＥ入力端子の各々の信号の立上がりｅ＜でデータを
ラッチする１−）フリップフロップであシ、汗、７図、
氾８図における絣検出回路１３，１４，１６．１７はた
とえばＡ、ＮＤ回路１３Ｃ１１４Ｃ９１６Ｃ，１７Ｃ１
インバー、ｐ１３ａ＋１４．ａ＋１６ａ、１７ａ、、ｊ
ｉ延素子１３１）、１４ｂ、１６ｂ、１７ｂによりギ１
々成され、ＳＥあるいに１１． Ｅに印加する信号の立
上がり縁が到来しｆ−際、遅延赤子１３ｂ、１４ｔＪ＋
１６ｂ、１７１）の遅延時間に等しい時間幅の正パルス
を発生する回路である。第７図の場合はＪ−にフリップ
フロップ１５、第８図の場合は卸１１図の真理値表に従
う第１０図で構旋されるセット優先型Ｒ−Ｓフリップフ
ロップ１８の各々の入力信号を供給する。さらに制御回
路１０は上記第１．第２の位相差検出回路６，７の出力
信号Ｘ ５ 、 Ｘ Ｑを極性検出回路の出力Ｘ７で制
御し、チャージ・ポンプドライブ回路２へ印加する＃理
回路である３、第４図における動作のタイミングチャー
トを第１２図乃至第１５［ｍに示し、本′ｆｌ＃例の位
相比較器の動作について以下に説明する。なお却下の説
明において、チャージポンプドライブ回路２の出力ＰＤ
ｏｕｔ がハイレベル時にＰＬＬクロックの位相が進み
、ロウレベル時に遅れるようにｖＣＯの発振周波数が制
御されるものを例と１７て提示する。
第１２図のタイミングチャートは、入力データ信号Ｘ２
に対してＰＬＬクロックＸ１が遅れている場合で、ｖ、
１０付和差検出回路６の出力信号Ｘ５と、第２の位相差
検出回路７の出力信じＸ６とが極性検出的１路出力Ｘ７
により結果的に位相差を検出した時点でＰＩ）ｏｕｊ
がｔｈ 時間だけノ・イレペルとなり、ＶＣＯの発振周
波数はＰＬＬクロックの位相が進む方向に制御される。
に対してＰＬＬクロックＸ１が遅れている場合で、ｖ、
１０付和差検出回路６の出力信号Ｘ５と、第２の位相差
検出回路７の出力信じＸ６とが極性検出的１路出力Ｘ７
により結果的に位相差を検出した時点でＰＩ）ｏｕｊ
がｔｈ 時間だけノ・イレペルとなり、ＶＣＯの発振周
波数はＰＬＬクロックの位相が進む方向に制御される。
館１３図のタイミングチャートは第１２図と逆に、入力
データ信号Ｘ２に対してＰＬＬ７０ツクＸ１が進んでい
る場合でＸｌとＸ２の位相差を検出した時点でＰＤｏｕ
ｔはｉｎ時間だけノ＼イレベルになったあとｔＬ時間だ
けロウレベルとなり、ｔＬ〉ｔＨの関係から結果的にＶ
ＣＯの発振周波数はＰＬ Ｌクロックの位相が遅れる方
向に制御される。
データ信号Ｘ２に対してＰＬＬ７０ツクＸ１が進んでい
る場合でＸｌとＸ２の位相差を検出した時点でＰＤｏｕ
ｔはｉｎ時間だけノ＼イレベルになったあとｔＬ時間だ
けロウレベルとなり、ｔＬ〉ｔＨの関係から結果的にＶ
ＣＯの発振周波数はＰＬ Ｌクロックの位相が遅れる方
向に制御される。
第１４図のタイミングチャートは位相差検出回路６，７
に第６図の真理値表に従う回路、たとえば第５図まだは
第７図の回路を使用した際に、ＰＬ Ｔ、クロックＸ１
と入力データ信号Ｘ２が同時に到来した駅舎であシ、
ＸｌとＸ２ の縁を同時に検出した時点で、ＰＬ）ｏｕ
ｔ はｔｒｉ時間ノ・イレベルと々ったあとｔＬ時間ロ
ウレベルと疫る。このときｔＨ−１Ｌ の関係から、結
果的にＶＣＯの発振周波数は変化しない。
に第６図の真理値表に従う回路、たとえば第５図まだは
第７図の回路を使用した際に、ＰＬ Ｔ、クロックＸ１
と入力データ信号Ｘ２が同時に到来した駅舎であシ、
ＸｌとＸ２ の縁を同時に検出した時点で、ＰＬ）ｏｕ
ｔ はｔｒｉ時間ノ・イレベルと々ったあとｔＬ時間ロ
ウレベルと疫る。このときｔＨ−１Ｌ の関係から、結
果的にＶＣＯの発振周波数は変化しない。
第１５図のタイミングチャートは、位相差検出回路６，
７に第９図の真理値表に従う回路、たとえば、第８図の
回路を使用しだ際にｌ） Ｌ ＬクロックＸＩ と入力
データ信号Ｘ２が同時に到来した場合でありＰＤｏｕｔ
は破線で示すよりにノ・イインピーダンスを保ち、結
果的にＶＣＯの発振周波数は変化しない。
７に第９図の真理値表に従う回路、たとえば、第８図の
回路を使用しだ際にｌ） Ｌ ＬクロックＸＩ と入力
データ信号Ｘ２が同時に到来した場合でありＰＤｏｕｔ
は破線で示すよりにノ・イインピーダンスを保ち、結
果的にＶＣＯの発振周波数は変化しない。
なお上記の説明の論理は正論理とする。甘だ、上記の説
明ではＰＬＬクロックの立上がり縁と入力データ信号の
縁を比較する場合を仮定したが、ＰＬＬクロックの立下
がり縁と比較する場合にも容易に対応できる事は言うま
でもない。
明ではＰＬＬクロックの立上がり縁と入力データ信号の
縁を比較する場合を仮定したが、ＰＬＬクロックの立下
がり縁と比較する場合にも容易に対応できる事は言うま
でもない。
以上のように、本発明によれば微妙なタイミングのコン
トロールを必要とせず、モノリシックＩＣ化に適した１
回路構成で、直接反転間隔の不均一なディジタル入力デ
ータ信号とＶＣＯからのクロックとの位相比較を行ガえ
る。また、データの立上りと立下シとの両刀を用いて位
相制御しているために処理速度は極めて高速化される。
トロールを必要とせず、モノリシックＩＣ化に適した１
回路構成で、直接反転間隔の不均一なディジタル入力デ
ータ信号とＶＣＯからのクロックとの位相比較を行ガえ
る。また、データの立上りと立下シとの両刀を用いて位
相制御しているために処理速度は極めて高速化される。
第１図はＮＲＺ−Ｉ記述のデータ図、第２図は従来のデ
ィジタル位相比較器の回路図、第３図は第２図の回路の
各部の動作を示すタイミングチャート、第４図は本発明
の一実施例の回路ブロック図、第５図、第７図および第
８図は本実施例で使用される位相差検出回路の３つの回
路図、第６図は第５図の回路の真理値図、第９図は第８
図の回路の１０図の回路の真理値図、第１２図、第１３
図、第１４図および第１５図は夫々第４図の実施例の回
路の各部の動作を示すタイミングチャートである。 １・・・・・・従来のディジタル位相比較器、２・・・
・・・チャージポンプ・ドライブ回路、３，４・・・・
・・トランジスタ、５・・・・・・本発明によるディジ
タル位相比較器、６ 、７ ・＝−・・位相差検出回路
、８．ｌａ、ｌｃ、ｌｄ。 １ｉ、’１．Ｚｔ１ｍｔｌｐｔ１３ａ、１４ａ、１６ａ
、１７ａ、１８ａ・・・・・・インバータ、９，１１．
１２・・・・・・Ｄフリップフロップ、１０・・・・・
・制御回路、１３，１４，１６．１７・・・・・・縁検
出回路、１５・・・・・・Ｊ−にフリップフロップ、１
８・・・・・・セット優先Ｒ−Ｓフリップフロップ、１
ｂ。 ｌｅ、Ｉｆ、Ｉｇ、ｌｈ、１４．ｌｋ、ｌｏ、１０ａ、
１０ｃ、１０ｅ、ｉｓｂ、１８ｃ、１８ｄ−−−−−・
ＮＡＮｌ）回路、１０ｂ。 １０ｄ、１０ｆ、、、、、、ＮＯＲ回路、１３ｃ、１４
ｃ、１６ｃ。 １７ｃ・・・・・・ＡＮＤ回路、１３ｂ、１４ｂ、１６
ｂ、１７ｂ・・・・・・遅延素子、ＶＤＤ 、 Ｖｓｓ
・・・・・・電源端子、廃ＬＳｉｇ＋ＰＤＯｕｔ＋ ５
’１ ｅＹ２ ＊Ｙ３ ＊ Ｙ４ ＊Ｙ５ ｔ：Ｙ ６
＋ Ｙ’ｌ ｒ ＣＬＯＣＫ、１）ａｔ ａＸｌ、Ｘ
２ 、Ｘ３ 、Ｘ４ 、Ｘ５．乙、Ｘ６ 、Ｘｓ 、Ｘ
？ 、汀。 Ｘｓ 、Ｘ９ 、Ｘｔｏ 、Ｘ１１，８Ｅ、ＲＥ、Ｑ、
Ｑ、Ｓ、Ｒ−８−Ｊｊｊ；。 子。 第ｑ 図 第／ｌ 図 −々
ィジタル位相比較器の回路図、第３図は第２図の回路の
各部の動作を示すタイミングチャート、第４図は本発明
の一実施例の回路ブロック図、第５図、第７図および第
８図は本実施例で使用される位相差検出回路の３つの回
路図、第６図は第５図の回路の真理値図、第９図は第８
図の回路の１０図の回路の真理値図、第１２図、第１３
図、第１４図および第１５図は夫々第４図の実施例の回
路の各部の動作を示すタイミングチャートである。 １・・・・・・従来のディジタル位相比較器、２・・・
・・・チャージポンプ・ドライブ回路、３，４・・・・
・・トランジスタ、５・・・・・・本発明によるディジ
タル位相比較器、６ 、７ ・＝−・・位相差検出回路
、８．ｌａ、ｌｃ、ｌｄ。 １ｉ、’１．Ｚｔ１ｍｔｌｐｔ１３ａ、１４ａ、１６ａ
、１７ａ、１８ａ・・・・・・インバータ、９，１１．
１２・・・・・・Ｄフリップフロップ、１０・・・・・
・制御回路、１３，１４，１６．１７・・・・・・縁検
出回路、１５・・・・・・Ｊ−にフリップフロップ、１
８・・・・・・セット優先Ｒ−Ｓフリップフロップ、１
ｂ。 ｌｅ、Ｉｆ、Ｉｇ、ｌｈ、１４．ｌｋ、ｌｏ、１０ａ、
１０ｃ、１０ｅ、ｉｓｂ、１８ｃ、１８ｄ−−−−−・
ＮＡＮｌ）回路、１０ｂ。 １０ｄ、１０ｆ、、、、、、ＮＯＲ回路、１３ｃ、１４
ｃ、１６ｃ。 １７ｃ・・・・・・ＡＮＤ回路、１３ｂ、１４ｂ、１６
ｂ、１７ｂ・・・・・・遅延素子、ＶＤＤ 、 Ｖｓｓ
・・・・・・電源端子、廃ＬＳｉｇ＋ＰＤＯｕｔ＋ ５
’１ ｅＹ２ ＊Ｙ３ ＊ Ｙ４ ＊Ｙ５ ｔ：Ｙ ６
＋ Ｙ’ｌ ｒ ＣＬＯＣＫ、１）ａｔ ａＸｌ、Ｘ
２ 、Ｘ３ 、Ｘ４ 、Ｘ５．乙、Ｘ６ 、Ｘｓ 、Ｘ
？ 、汀。 Ｘｓ 、Ｘ９ 、Ｘｔｏ 、Ｘ１１，８Ｅ、ＲＥ、Ｑ、
Ｑ、Ｓ、Ｒ−８−Ｊｊｊ；。 子。 第ｑ 図 第／ｌ 図 −々
Claims (1)
- 一方の入力端に基準信号を入力し、他方の入力端に比較
信号を入力とするディジタル位相比帳器において、前記
基準イ乙号の一方の反転線と、前記比較信号の２つの反
転線とを夫々別々に位相比較する手段と、前記比較信号
の反転方向に応じて前記比較手段によって作成された２
つの位相差信号のいずれか一方を選択して出力する手段
とを有することを特徴とするディジタル位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8307383A JPS59208932A (ja) | 1983-05-12 | 1983-05-12 | デイジタル位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8307383A JPS59208932A (ja) | 1983-05-12 | 1983-05-12 | デイジタル位相比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208932A true JPS59208932A (ja) | 1984-11-27 |
Family
ID=13791998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8307383A Pending JPS59208932A (ja) | 1983-05-12 | 1983-05-12 | デイジタル位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208932A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592110A (en) * | 1994-11-11 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Phase comparison circuit for maintaining a stable phase locked loop circuit in the absence of the pulse of an input signal |
| WO2017094310A1 (ja) * | 2015-11-30 | 2017-06-08 | ソニー株式会社 | 位相検出器、位相同期回路、および、位相同期回路の制御方法 |
-
1983
- 1983-05-12 JP JP8307383A patent/JPS59208932A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592110A (en) * | 1994-11-11 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Phase comparison circuit for maintaining a stable phase locked loop circuit in the absence of the pulse of an input signal |
| WO2017094310A1 (ja) * | 2015-11-30 | 2017-06-08 | ソニー株式会社 | 位相検出器、位相同期回路、および、位相同期回路の制御方法 |
| US10951389B2 (en) | 2015-11-30 | 2021-03-16 | Sony Semiconductor Solutions Corporation | Phase detector, phase synchronization circuit, and method of controlling phase synchronization circuit |
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