JPH06125231A - 差動入出力バッファ回路 - Google Patents
差動入出力バッファ回路Info
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- JPH06125231A JPH06125231A JP4274379A JP27437992A JPH06125231A JP H06125231 A JPH06125231 A JP H06125231A JP 4274379 A JP4274379 A JP 4274379A JP 27437992 A JP27437992 A JP 27437992A JP H06125231 A JPH06125231 A JP H06125231A
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Abstract
(57)【要約】
【目的】 高入力インピーダンスで、高速に動作し、回
路規模及び消費電力が小さい差動入出力バッファ回路を
実現する。 【構成】 差動入力を差動出力として出力するバッファ
回路において、差動入力の非反転入力が非反転入力端子
に接続され、差動出力の非反転出力が反転入力端子に接
続される第１の差動電圧電流変換回路と、差動入力の反
転入力が非反転入力端子に接続され、差動出力の反転出
力が反転入力端子に接続される第２の差動電圧電流変換
回路と、第１の差動電圧電流変換回路の反転出力及び第
２の差動電圧電流変換回路の非反転出力が非反転入力端
子に接続され、第１の差動電圧電流変換回路の非反転出
力及び第２の差動電圧電流変換回路の反転出力が反転入
力端子に接続され、差動出力を出力する差動電流電圧変
換回路とを設ける。
路規模及び消費電力が小さい差動入出力バッファ回路を
実現する。 【構成】 差動入力を差動出力として出力するバッファ
回路において、差動入力の非反転入力が非反転入力端子
に接続され、差動出力の非反転出力が反転入力端子に接
続される第１の差動電圧電流変換回路と、差動入力の反
転入力が非反転入力端子に接続され、差動出力の反転出
力が反転入力端子に接続される第２の差動電圧電流変換
回路と、第１の差動電圧電流変換回路の反転出力及び第
２の差動電圧電流変換回路の非反転出力が非反転入力端
子に接続され、第１の差動電圧電流変換回路の非反転出
力及び第２の差動電圧電流変換回路の反転出力が反転入
力端子に接続され、差動出力を出力する差動電流電圧変
換回路とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、差動入出力のバッファ
回路に関し、特に高入力インピーダンス、高速、小回路
規模、低消費電力の差動入出力バッファ回路に関する。
回路に関し、特に高入力インピーダンス、高速、小回路
規模、低消費電力の差動入出力バッファ回路に関する。
【０００２】
【従来の技術】差動入出力バッファ回路は差動入出力ボ
ルテージフォロワ等として用いられており、図５
（Ａ）、（Ｂ）及び（Ｃ）はこのような従来の差動入出
力バッファ回路を示す回路図である。
ルテージフォロワ等として用いられており、図５
（Ａ）、（Ｂ）及び（Ｃ）はこのような従来の差動入出
力バッファ回路を示す回路図である。
【０００３】図５（Ａ）において、１は差動入出力増幅
器、２，３，４及び５は抵抗である。また、１００は差
動入力、１０１は差動出力である。差動入力１００は抵
抗２及び４の一端に接続され、抵抗２の他端は差動入出
力増幅器１の反転入力端子及び抵抗３の一端に接続さ
れ、抵抗４の他端は差動入出力増幅器１の非反転入力端
子及び抵抗５の一端に接続される。また、抵抗３の他端
は差動入出力増幅器１の非反転出力端子に、抵抗５の他
端は差動入出力増幅器１の反転出力端子にそれぞれ接続
されると共に差動出力１０１として出力される。
器、２，３，４及び５は抵抗である。また、１００は差
動入力、１０１は差動出力である。差動入力１００は抵
抗２及び４の一端に接続され、抵抗２の他端は差動入出
力増幅器１の反転入力端子及び抵抗３の一端に接続さ
れ、抵抗４の他端は差動入出力増幅器１の非反転入力端
子及び抵抗５の一端に接続される。また、抵抗３の他端
は差動入出力増幅器１の非反転出力端子に、抵抗５の他
端は差動入出力増幅器１の反転出力端子にそれぞれ接続
されると共に差動出力１０１として出力される。
【０００４】また、図５（Ｂ）において、１は差動入出
力増幅器、６，７，８及び９は容量、１００ａは差動入
力、１０１ａは差動出力である。差動入力１００ａは容
量６及び８の一端に接続され、容量６の他端は差動入出
力増幅器１の反転入力端子及び容量７の一端に接続さ
れ、容量８の他端は差動入出力増幅器１の非反転入力端
子及び容量９の一端に接続される。また、容量７の他端
は差動入出力増幅器１の非反転出力端子に、容量９の他
端は差動入出力増幅器１の反転出力端子にそれぞれ接続
されると共に差動出力１０１ａとして出力される。
力増幅器、６，７，８及び９は容量、１００ａは差動入
力、１０１ａは差動出力である。差動入力１００ａは容
量６及び８の一端に接続され、容量６の他端は差動入出
力増幅器１の反転入力端子及び容量７の一端に接続さ
れ、容量８の他端は差動入出力増幅器１の非反転入力端
子及び容量９の一端に接続される。また、容量７の他端
は差動入出力増幅器１の非反転出力端子に、容量９の他
端は差動入出力増幅器１の反転出力端子にそれぞれ接続
されると共に差動出力１０１ａとして出力される。
【０００５】さらに、図５（Ｃ）において、１０ａ及び
１０ｂは演算増幅器、１００ｂは差動入力、１０１ｂは
差動出力である。差動入力１００ｂは演算増幅器１０ａ
及び１０ｂの非反転入力端子に接続され、演算増幅器１
０ａ及び１０ｂの出力はそれぞれ演算増幅器１０ａ及び
１０ｂの反転入力端子に接続されると共に差動出力１０
１ｂとして出力される。
１０ｂは演算増幅器、１００ｂは差動入力、１０１ｂは
差動出力である。差動入力１００ｂは演算増幅器１０ａ
及び１０ｂの非反転入力端子に接続され、演算増幅器１
０ａ及び１０ｂの出力はそれぞれ演算増幅器１０ａ及び
１０ｂの反転入力端子に接続されると共に差動出力１０
１ｂとして出力される。
【０００６】図５（Ａ）〜（Ｃ）に示す従来例では何れ
も利得１倍の差動入出力バッファ回路を構成している。
また、図５（Ｂ）はスイッチド・キャパシタを用いた差
動入出力バッファ回路であるが、図５（Ｂ）においては
スイッチは省略してある。
も利得１倍の差動入出力バッファ回路を構成している。
また、図５（Ｂ）はスイッチド・キャパシタを用いた差
動入出力バッファ回路であるが、図５（Ｂ）においては
スイッチは省略してある。
【０００７】
【発明が解決しようとする課題】しかし、図５（Ａ）に
示す従来例では入力インピーダンスが低く、また、抵抗
２〜５に常時電流が流れるため差動入出力増幅器１は大
きい電流駆動能力が要求され、ＣＭＯＳ(complementory
MOS)では実現が困難である。
示す従来例では入力インピーダンスが低く、また、抵抗
２〜５に常時電流が流れるため差動入出力増幅器１は大
きい電流駆動能力が要求され、ＣＭＯＳ(complementory
MOS)では実現が困難である。
【０００８】また、図５（Ａ）及び（Ｂ）に示す従来例
では抵抗２〜５若しくは容量６〜９を駆動することにな
るため動作速度が遅くなり、消費電力も大きくなってし
まう。この結果、抵抗及び容量をＩＣ内部に作成する場
合ではチップ面積も大きくなってしまう。
では抵抗２〜５若しくは容量６〜９を駆動することにな
るため動作速度が遅くなり、消費電力も大きくなってし
まう。この結果、抵抗及び容量をＩＣ内部に作成する場
合ではチップ面積も大きくなってしまう。
【０００９】さらに、図５（Ｃ）に示す従来例では演算
増幅器１０ａ及び１０ｂの２個の演算増幅器を用いるた
め、回路規模が大きくなり、また、消費電力も大きくな
ってしまう。従って本発明の目的は、高入力インピーダ
ンスで、高速に動作し、回路規模及び消費電力が小さい
差動入出力バッファ回路を実現することにある。
増幅器１０ａ及び１０ｂの２個の演算増幅器を用いるた
め、回路規模が大きくなり、また、消費電力も大きくな
ってしまう。従って本発明の目的は、高入力インピーダ
ンスで、高速に動作し、回路規模及び消費電力が小さい
差動入出力バッファ回路を実現することにある。
【００１０】
【課題を解決するための手段】このような目的を達成す
るために、本発明では、差動入力を差動出力として出力
するバッファ回路において、前記差動入力の非反転入力
が非反転入力端子に接続され、前記差動出力の非反転出
力が反転入力端子に接続される第１の差動電圧電流変換
回路と、前記差動入力の反転入力が非反転入力端子に接
続され、前記差動出力の反転出力が反転入力端子に接続
される第２の差動電圧電流変換回路と、前記第１の差動
電圧電流変換回路の反転出力及び前記第２の差動電圧電
流変換回路の非反転出力が非反転入力端子に接続され、
前記第１の差動電圧電流変換回路の非反転出力及び前記
第２の差動電圧電流変換回路の反転出力が反転入力端子
に接続され、前記差動出力を出力する差動電流電圧変換
回路とを備えたことを特徴とするものである。
るために、本発明では、差動入力を差動出力として出力
するバッファ回路において、前記差動入力の非反転入力
が非反転入力端子に接続され、前記差動出力の非反転出
力が反転入力端子に接続される第１の差動電圧電流変換
回路と、前記差動入力の反転入力が非反転入力端子に接
続され、前記差動出力の反転出力が反転入力端子に接続
される第２の差動電圧電流変換回路と、前記第１の差動
電圧電流変換回路の反転出力及び前記第２の差動電圧電
流変換回路の非反転出力が非反転入力端子に接続され、
前記第１の差動電圧電流変換回路の非反転出力及び前記
第２の差動電圧電流変換回路の反転出力が反転入力端子
に接続され、前記差動出力を出力する差動電流電圧変換
回路とを備えたことを特徴とするものである。
【００１１】
【作用】２つの差動電圧電流変換回路の出力を共通の差
動電流電圧変換回路に交差接続することにより、高入力
インピーダンス、高速、小回路規模、低消費電力とな
る。
動電流電圧変換回路に交差接続することにより、高入力
インピーダンス、高速、小回路規模、低消費電力とな
る。
【００１２】
【実施例】以下本発明を図面を用いて詳細に説明する。
図１は本発明に係る差動入出力バッファ回路の一実施例
を示す構成ブロック図である。図１において１１ａ及び
１１ｂは差動電圧電流変換回路、１２は差動電流電圧変
換回路、１００ｃは差動入力、１０１ｃは差動出力であ
る。
図１は本発明に係る差動入出力バッファ回路の一実施例
を示す構成ブロック図である。図１において１１ａ及び
１１ｂは差動電圧電流変換回路、１２は差動電流電圧変
換回路、１００ｃは差動入力、１０１ｃは差動出力であ
る。
【００１３】差動入力１００ｃは差動電圧電流変換回路
１１ａ及び１１ｂの非反転入力端子に入力され差動電圧
電流変換回路１１ａの非反転出力端子は差動電圧電流変
換回路１１ｂの反転出力端子及び差動電流電圧変換回路
１２の反転入力端子に、差動電圧電流変換回路１１ａの
反転出力端子は差動電圧電流変換回路１１ｂの非反転出
力端子及び差動電流電圧変換回路１２の非反転入力端子
にそれぞれ接続される。
１１ａ及び１１ｂの非反転入力端子に入力され差動電圧
電流変換回路１１ａの非反転出力端子は差動電圧電流変
換回路１１ｂの反転出力端子及び差動電流電圧変換回路
１２の反転入力端子に、差動電圧電流変換回路１１ａの
反転出力端子は差動電圧電流変換回路１１ｂの非反転出
力端子及び差動電流電圧変換回路１２の非反転入力端子
にそれぞれ接続される。
【００１４】また、差動電流電圧変換回路１２の非反転
出力及び反転出力はそれぞれ差動電圧電流変換回路１１
ａ及び１１ｂの反転入力端子に接続されると共に差動出
力１０１ｃとして出力される。
出力及び反転出力はそれぞれ差動電圧電流変換回路１１
ａ及び１１ｂの反転入力端子に接続されると共に差動出
力１０１ｃとして出力される。
【００１５】図１に示す実施例の動作を図２を用いて説
明する。ここで、図２は図１に示す実施例の詳細を示す
第１の構成回路図である。図２において１１ａ，１１
ｂ，１２，１００ｃ及び１０１ｃは図１と同一符号を付
しており、１３，１４，１５，１６，１７，１８，１
９，２０，２１，２２，２３，２４，２５，２６，２７
及び２８はＦＥＴ(Field Effect Transistor) 、２９は
コモンモード帰還回路、１０２はコモンモード帰還回路
２９の出力である。また、ＦＥＴ１７〜２０は差動電圧
電流変換回路１１ａを、ＦＥＴ２１〜２４は差動電圧電
流変換回路１１ｂを、ＦＥＴ１３〜１６，２５〜２８は
差動電流電圧変換回路１２をそれぞれ構成している。
明する。ここで、図２は図１に示す実施例の詳細を示す
第１の構成回路図である。図２において１１ａ，１１
ｂ，１２，１００ｃ及び１０１ｃは図１と同一符号を付
しており、１３，１４，１５，１６，１７，１８，１
９，２０，２１，２２，２３，２４，２５，２６，２７
及び２８はＦＥＴ(Field Effect Transistor) 、２９は
コモンモード帰還回路、１０２はコモンモード帰還回路
２９の出力である。また、ＦＥＴ１７〜２０は差動電圧
電流変換回路１１ａを、ＦＥＴ２１〜２４は差動電圧電
流変換回路１１ｂを、ＦＥＴ１３〜１６，２５〜２８は
差動電流電圧変換回路１２をそれぞれ構成している。
【００１６】差動入力１００ｃはＦＥＴ２０及び２３の
ゲートに入力され、ＦＥＴ２０のソースはＦＥＴ１９の
ソース及びＦＥＴ１８のドレインに接続される。一方、
ＦＥＴ２３のソースはＦＥＴ２４のソース及びＦＥＴ２
２のドレインに接続される。また、ＦＥＴ１８及び２２
のソースはＦＥＴ１７及び２１のドレインにそれぞれ接
続される。
ゲートに入力され、ＦＥＴ２０のソースはＦＥＴ１９の
ソース及びＦＥＴ１８のドレインに接続される。一方、
ＦＥＴ２３のソースはＦＥＴ２４のソース及びＦＥＴ２
２のドレインに接続される。また、ＦＥＴ１８及び２２
のソースはＦＥＴ１７及び２１のドレインにそれぞれ接
続される。
【００１７】ＦＥＴ１９及び２３のドレインはＦＥＴ２
７のソース及びＦＥＴ２８のドレインに接続され、ＦＥ
Ｔ２０及び２４のドレインはＦＥＴ１５のソース及びＦ
ＥＴ１６のドレインに接続される。また、ＦＥＴ１５の
ドレインはコモンモード帰還回路２９の第１の入力、Ｆ
ＥＴ１９のゲート、ＦＥＴ１４のドレインに、ＦＥＴ２
７のドレインはコモンモード帰還回路２９の第２の入
力、ＦＥＴ２４のゲート、ＦＥＴ２６のドレインにそれ
ぞれ接続されると共に差動出力１０１ｃとして出力され
る。
７のソース及びＦＥＴ２８のドレインに接続され、ＦＥ
Ｔ２０及び２４のドレインはＦＥＴ１５のソース及びＦ
ＥＴ１６のドレインに接続される。また、ＦＥＴ１５の
ドレインはコモンモード帰還回路２９の第１の入力、Ｆ
ＥＴ１９のゲート、ＦＥＴ１４のドレインに、ＦＥＴ２
７のドレインはコモンモード帰還回路２９の第２の入
力、ＦＥＴ２４のゲート、ＦＥＴ２６のドレインにそれ
ぞれ接続されると共に差動出力１０１ｃとして出力され
る。
【００１８】また、ＦＥＴ１４及び２６のソースはＦＥ
Ｔ１３及び２５のドレインにそれぞれ接続され、ＦＥＴ
１４，１８，２２及び２６、ＦＥＴ１５及び２７、ＦＥ
Ｔ１６及び２８の各ゲートにはバイアス電圧が印加さ
れ、コモンモード帰還回路２９の出力１０２はバイアス
電圧としてＦＥＴ１３，１７，２１及び２５のゲートに
印加される。
Ｔ１３及び２５のドレインにそれぞれ接続され、ＦＥＴ
１４，１８，２２及び２６、ＦＥＴ１５及び２７、ＦＥ
Ｔ１６及び２８の各ゲートにはバイアス電圧が印加さ
れ、コモンモード帰還回路２９の出力１０２はバイアス
電圧としてＦＥＴ１３，１７，２１及び２５のゲートに
印加される。
【００１９】さらに、ＦＥＴ１３，１７，２１及び２５
のソースは正電圧源に接続され、ＦＥＴ１６及び２８の
ソースは負電圧源に接続される。
のソースは正電圧源に接続され、ＦＥＴ１６及び２８の
ソースは負電圧源に接続される。
【００２０】ここで、差動入力１００ｃを”ＶIN + ”及
び”ＶIN - ”と、差動出力１０１ｃを”ＶOUT +”及び”
ＶOUT -”と、差動電圧電流変換回路１１ａ及び１１ｂの
変換係数を”ｇm ”とそれぞれした場合、図２中の電
流”Ｉ1 ”及び”Ｉ2 ”は、 Ｉ1＝ｇm・(ＶIN +−ＶOUT +)＋ｇm・(ＶOUT -−ＶIN -) ＝ｇm・(ＶIN +−ＶIN -)−ｇm・(ＶOUT +−ＶOUT -) (1) Ｉ2＝ｇm・(ＶIN -−ＶOUT -)＋ｇm・(ＶOUT +−ＶIN +) ＝−ｇm・(ＶIN +−ＶIN -)＋ｇm・(ＶOUT +−ＶOUT -) (2) となる。式（１）及び式（２）より、 Ｉ1＝−Ｉ2 (3) である。
び”ＶIN - ”と、差動出力１０１ｃを”ＶOUT +”及び”
ＶOUT -”と、差動電圧電流変換回路１１ａ及び１１ｂの
変換係数を”ｇm ”とそれぞれした場合、図２中の電
流”Ｉ1 ”及び”Ｉ2 ”は、 Ｉ1＝ｇm・(ＶIN +−ＶOUT +)＋ｇm・(ＶOUT -−ＶIN -) ＝ｇm・(ＶIN +−ＶIN -)−ｇm・(ＶOUT +−ＶOUT -) (1) Ｉ2＝ｇm・(ＶIN -−ＶOUT -)＋ｇm・(ＶOUT +−ＶIN +) ＝−ｇm・(ＶIN +−ＶIN -)＋ｇm・(ＶOUT +−ＶOUT -) (2) となる。式（１）及び式（２）より、 Ｉ1＝−Ｉ2 (3) である。
【００２１】また、差動電流電圧変換回路１２はいわゆ
る折り返しカスケード増幅器であるので、電流”Ｉ1 ”
及び”Ｉ2 ”と差動出力”ＶOUT +”及び”ＶOUT -”の間
には以下の関係が成り立つ。 (ＶOUT +−ＶOUT -)＝Ｒ・(Ｉ1−Ｉ2) (4) ここで、”Ｒ”は比例定数である。
る折り返しカスケード増幅器であるので、電流”Ｉ1 ”
及び”Ｉ2 ”と差動出力”ＶOUT +”及び”ＶOUT -”の間
には以下の関係が成り立つ。 (ＶOUT +−ＶOUT -)＝Ｒ・(Ｉ1−Ｉ2) (4) ここで、”Ｒ”は比例定数である。
【００２２】式（１）〜式（３）を用いて式（４）を変
形すると、 ＶOUT +−ＶOUT -＝Ｒ・(Ｉ1＋Ｉ1) ＝２Ｒ・Ｉ1 ＝２Ｒ・ｇm・(ＶIN +−ＶIN -) −２Ｒ・ｇm・(ＶOUT +−ＶOUT -) (5) となる。
形すると、 ＶOUT +−ＶOUT -＝Ｒ・(Ｉ1＋Ｉ1) ＝２Ｒ・Ｉ1 ＝２Ｒ・ｇm・(ＶIN +−ＶIN -) −２Ｒ・ｇm・(ＶOUT +−ＶOUT -) (5) となる。
【００２３】以下の条件を用いて、 ２Ｒ・ｇm＞＞１ ＶOUT +−ＶOUT -＝ＶDIFOUT ＶIN +−ＶIN -＝ＶDIFIN 更に式（５）を変形すれば、 ＶDIFOUT＝２Ｒ・ｇm／(１＋２Ｒ・ｇm)・ＶDIFIN ＝ＶDIFIN (6) となる。この結果、図１に示す実施例は差動バッファ回
路として動作することになる。
路として動作することになる。
【００２４】また、図３は図１に示す実施例の詳細を示
す第２の構成回路図である。ここで、１１ａ，１１ｂ，
１３〜２９，１０１ｃは図２と同一符号を付してある。
図３において３０，３１，３２，３３，３４，３５，３
６及び３７はＦＥＴ、３８及び３９は容量、１００ｄは
差動入力、１０１ｄは差動出力である。ＦＥＴ１３〜１
６，２５〜２８，３０〜３７及び容量３８，３９は差動
電流電圧変換回路１２ａを構成している。
す第２の構成回路図である。ここで、１１ａ，１１ｂ，
１３〜２９，１０１ｃは図２と同一符号を付してある。
図３において３０，３１，３２，３３，３４，３５，３
６及び３７はＦＥＴ、３８及び３９は容量、１００ｄは
差動入力、１０１ｄは差動出力である。ＦＥＴ１３〜１
６，２５〜２８，３０〜３７及び容量３８，３９は差動
電流電圧変換回路１２ａを構成している。
【００２５】ＦＥＴ１３〜２８及びコモンモード帰還回
路２９の接続関係は図２と同一であるので説明は省略す
る。ＦＥＴ１４及び１５のドレインの接続点はＦＥＴ３
２のゲート及びＦＥＴ３３のドレインに接続され、ＦＥ
Ｔ３３のソースは容量３８を介してＦＥＴ３１及び３２
のドレインに接続される。また、ＦＥＴ３１のソースは
ＦＥＴ３０のドレインに接続される。
路２９の接続関係は図２と同一であるので説明は省略す
る。ＦＥＴ１４及び１５のドレインの接続点はＦＥＴ３
２のゲート及びＦＥＴ３３のドレインに接続され、ＦＥ
Ｔ３３のソースは容量３８を介してＦＥＴ３１及び３２
のドレインに接続される。また、ＦＥＴ３１のソースは
ＦＥＴ３０のドレインに接続される。
【００２６】ＦＥＴ２６及び２７のドレインの接続点は
ＦＥＴ３６のゲート及びＦＥＴ３７のドレインに接続さ
れ、ＦＥＴ３７のソースは容量３９を介してＦＥＴ３５
及び３６のドレインに接続される。また、ＦＥＴ３５の
ソースはＦＥＴ３４のドレインに接続される。
ＦＥＴ３６のゲート及びＦＥＴ３７のドレインに接続さ
れ、ＦＥＴ３７のソースは容量３９を介してＦＥＴ３５
及び３６のドレインに接続される。また、ＦＥＴ３５の
ソースはＦＥＴ３４のドレインに接続される。
【００２７】また、ＦＥＴ３１及び３５のゲートにはバ
イアス電圧が印加され、コモンモード帰還回路２９の出
力１０２はバイアス電圧としてＦＥＴ３０及び３４のゲ
ートに印加される。
イアス電圧が印加され、コモンモード帰還回路２９の出
力１０２はバイアス電圧としてＦＥＴ３０及び３４のゲ
ートに印加される。
【００２８】さらに、ＦＥＴ３０及び３４のソース、Ｆ
ＥＴ３３及び３７のゲートは正電圧源に接続され、ＦＥ
Ｔ３２及び３６のソースは負電圧源に接続される。
ＥＴ３３及び３７のゲートは正電圧源に接続され、ＦＥ
Ｔ３２及び３６のソースは負電圧源に接続される。
【００２９】図３に示す構成回路図は図２の差動出力１
０１ｃに対してそれぞれＦＥＴ３０〜３３、容量３８及
びＦＥＴ３４〜３７、容量３９から構成される２段目の
増幅器を付加した構成を取っている。この結果、直流利
得が大きくなり差動出力１０１ｄの差動入力１００ｄに
対する低周波数領域における精度が向上する。
０１ｃに対してそれぞれＦＥＴ３０〜３３、容量３８及
びＦＥＴ３４〜３７、容量３９から構成される２段目の
増幅器を付加した構成を取っている。この結果、直流利
得が大きくなり差動出力１０１ｄの差動入力１００ｄに
対する低周波数領域における精度が向上する。
【００３０】さらに、図４は図２及び図３に示したコモ
ンモード帰還回路２９の詳細を示す回路図である。図４
において４０，４１，４２，４３，４４，４５及び４６
はＦＥＴである。
ンモード帰還回路２９の詳細を示す回路図である。図４
において４０，４１，４２，４３，４４，４５及び４６
はＦＥＴである。
【００３１】差動出力１０１ｃである”ＶOUT +”及び”
ＶOUT -”はそれぞれＦＥＴ４２及び４３のゲートに接続
され、ＦＥＴ４２及び４３のドレインはＦＥＴ４１のソ
ースに接続される。また、ＦＥＴ４１のドレインはＦＥ
Ｔ４０のドレイン及びゲート、ＦＥＴ４４のゲートに接
続される。
ＶOUT -”はそれぞれＦＥＴ４２及び４３のゲートに接続
され、ＦＥＴ４２及び４３のドレインはＦＥＴ４１のソ
ースに接続される。また、ＦＥＴ４１のドレインはＦＥ
Ｔ４０のドレイン及びゲート、ＦＥＴ４４のゲートに接
続される。
【００３２】ＦＥＴ４４のドレインはＦＥＴ４５のドレ
インに接続されると共にコモンモード帰還回路２９の出
力１０２として出力される。また、ＦＥＴ４５のソース
はＦＥＴ４６のドレインに接続される。
インに接続されると共にコモンモード帰還回路２９の出
力１０２として出力される。また、ＦＥＴ４５のソース
はＦＥＴ４６のドレインに接続される。
【００３３】ＦＥＴ４１及び４５、ＦＥＴ４６のゲート
にはバイアス電圧が印加されている。さらに、ＦＥＴ４
０及び４４のソースは正電圧源に、ＦＥＴ４２，４３及
び４６のソースは負電圧源にそれぞれ接続される。
にはバイアス電圧が印加されている。さらに、ＦＥＴ４
０及び４４のソースは正電圧源に、ＦＥＴ４２，４３及
び４６のソースは負電圧源にそれぞれ接続される。
【００３４】図４に示すコモンモード帰還回路は、例え
ば正電圧源を”＋５Ｖ”、負電圧源を”０Ｖ”、ＦＥＴ
４６のバイアス電圧を”２．５Ｖ”とした場合、コモン
モードである、 (ＶOUT +＋ＶOUT -)／２ (7) をＦＥＴ４２及び４３で検出し、ＦＥＴ４０，４１，４
４〜４６により式（７）が”２．５Ｖ”よりも大きけれ
ば出力１０２を大きくして式（７）の値を下げ、式
（７）が”２．５Ｖ”よりも小さければ出力１０２を小
さくして式（７）の値を上げる動作をし、式（７）の値
がほぼ”２．５Ｖ”になるように制御する。
ば正電圧源を”＋５Ｖ”、負電圧源を”０Ｖ”、ＦＥＴ
４６のバイアス電圧を”２．５Ｖ”とした場合、コモン
モードである、 (ＶOUT +＋ＶOUT -)／２ (7) をＦＥＴ４２及び４３で検出し、ＦＥＴ４０，４１，４
４〜４６により式（７）が”２．５Ｖ”よりも大きけれ
ば出力１０２を大きくして式（７）の値を下げ、式
（７）が”２．５Ｖ”よりも小さければ出力１０２を小
さくして式（７）の値を上げる動作をし、式（７）の値
がほぼ”２．５Ｖ”になるように制御する。
【００３５】これらの結果から、図２及び図３に示した
回路は入力部がＦＥＴなので高入力インピーダンスとな
り、抵抗及び容量を駆動する必要はないので高速動作が
可能であり、また、差動電流電圧変換回路１２を共通に
することにより回路規模及び消費電力が小さくなる。
回路は入力部がＦＥＴなので高入力インピーダンスとな
り、抵抗及び容量を駆動する必要はないので高速動作が
可能であり、また、差動電流電圧変換回路１２を共通に
することにより回路規模及び消費電力が小さくなる。
【００３６】
【発明の効果】以上説明したことら明らかなように、本
発明によれば次のような効果がある。２つの差動電圧電
流変換回路の出力を共通の差動電流電圧変換回路に交差
接続することにより、高入力インピーダンス、高速、小
回路規模、低消費電力の差動入出力バッファ回路を実現
できる。
発明によれば次のような効果がある。２つの差動電圧電
流変換回路の出力を共通の差動電流電圧変換回路に交差
接続することにより、高入力インピーダンス、高速、小
回路規模、低消費電力の差動入出力バッファ回路を実現
できる。
【図１】本発明に係る差動入出力バッファ回路の一実施
例を示す構成ブロック図である。
例を示す構成ブロック図である。
【図２】図１に示す実施例の詳細を示す第１の構成回路
図である。
図である。
【図３】図１に示す実施例の詳細を示す第２の構成回路
図である。
図である。
【図４】図２及び図３に示したコモンモード帰還回路の
詳細を示す回路図である。
詳細を示す回路図である。
【図５】従来の差動入出力バッファ回路を示す回路図で
ある。
ある。
１ 差動入出力増幅器 ２，３，４，５ 抵抗 ６，７，８，９ 容量 １０ａ，１０ｂ 演算増幅器 １１ａ，１１ｂ 差動電圧電流変換回路 １２，１２ａ 差動電流電圧変換回路 １３，１４，１５，１６，１７，１８，１９，２０，２
１，２２，２３，２４，２５，２６，２７，２８，３
０，３１，３２，３３，３４，３５，３６，３７，４
０，４１，４２，４３，４４，４５，４６ ＦＥＴ ２９ コモンモード帰還回路 ３８，３９ 容量 １００，１００ａ，１００ｂ，１００ｃ，１００ｄ 差
動入力 １０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ 差
動出力 １０２ 出力
１，２２，２３，２４，２５，２６，２７，２８，３
０，３１，３２，３３，３４，３５，３６，３７，４
０，４１，４２，４３，４４，４５，４６ ＦＥＴ ２９ コモンモード帰還回路 ３８，３９ 容量 １００，１００ａ，１００ｂ，１００ｃ，１００ｄ 差
動入力 １０１，１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ 差
動出力 １０２ 出力
Claims (1)
- 【請求項１】差動入力を差動出力として出力するバッフ
ァ回路において、 前記差動入力の非反転入力が非反転入力端子に接続さ
れ、前記差動出力の非反転出力が反転入力端子に接続さ
れる第１の差動電圧電流変換回路と、 前記差動入力の反転入力が非反転入力端子に接続され、
前記差動出力の反転出力が反転入力端子に接続される第
２の差動電圧電流変換回路と、 前記第１の差動電圧電流変換回路の反転出力及び前記第
２の差動電圧電流変換回路の非反転出力が非反転入力端
子に接続され、前記第１の差動電圧電流変換回路の非反
転出力及び前記第２の差動電圧電流変換回路の反転出力
が反転入力端子に接続され、前記差動出力を出力する差
動電流電圧変換回路とを備えたことを特徴とする差動入
出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274379A JPH06125231A (ja) | 1992-10-13 | 1992-10-13 | 差動入出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4274379A JPH06125231A (ja) | 1992-10-13 | 1992-10-13 | 差動入出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06125231A true JPH06125231A (ja) | 1994-05-06 |
Family
ID=17540845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4274379A Pending JPH06125231A (ja) | 1992-10-13 | 1992-10-13 | 差動入出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06125231A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002164748A (ja) * | 2000-11-28 | 2002-06-07 | Texas Instr Japan Ltd | 増幅回路 |
| CN114759890A (zh) * | 2022-06-15 | 2022-07-15 | 成都芯翼科技有限公司 | 一种差分电压控制电路 |
-
1992
- 1992-10-13 JP JP4274379A patent/JPH06125231A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002164748A (ja) * | 2000-11-28 | 2002-06-07 | Texas Instr Japan Ltd | 増幅回路 |
| CN114759890A (zh) * | 2022-06-15 | 2022-07-15 | 成都芯翼科技有限公司 | 一种差分电压控制电路 |
| CN114759890B (zh) * | 2022-06-15 | 2022-08-26 | 成都芯翼科技有限公司 | 一种差分电压控制电路 |
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