JPH0612607B2 - メモリ装置 - Google Patents
メモリ装置Info
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- JPH0612607B2 JPH0612607B2 JP62019803A JP1980387A JPH0612607B2 JP H0612607 B2 JPH0612607 B2 JP H0612607B2 JP 62019803 A JP62019803 A JP 62019803A JP 1980387 A JP1980387 A JP 1980387A JP H0612607 B2 JPH0612607 B2 JP H0612607B2
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- JP
- Japan
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- memory
- unit
- column
- address
- cas
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Description
【発明の詳細な説明】 〔概要〕 例えばＲＧＢとモノクロとの色信号をもつ画像情報を格
納するメモリ装置において，メモリ平面をｋ組（例えば
４組）積層されて構成した上で，上記積層方向に存在す
るメモリ平面に対して一斉に書込みおよび／または読出
すノーマル・モードと、上記ｋ組積層されている１つの
選択されたメモリ平面上での同一ロー位置内でのｋ個の
カラム位置に対して一斉に書込みおよび／または読出す
バーティカル・モードとを選択できるようにし，個々に
色信号をもつ複数メッシュ分の情報を処理することを容
易にしたことが開示されている。
納するメモリ装置において，メモリ平面をｋ組（例えば
４組）積層されて構成した上で，上記積層方向に存在す
るメモリ平面に対して一斉に書込みおよび／または読出
すノーマル・モードと、上記ｋ組積層されている１つの
選択されたメモリ平面上での同一ロー位置内でのｋ個の
カラム位置に対して一斉に書込みおよび／または読出す
バーティカル・モードとを選択できるようにし，個々に
色信号をもつ複数メッシュ分の情報を処理することを容
易にしたことが開示されている。
本発明は，メモリ装置，特にメモリ平面を例えば４組積
層して構成される画像情報格納メモリ装置において，モ
ード選択によって，１メッシュ分に対応する複数個の色
について一斉にアクセスするアクセスと、単一の色につ
いて複数メッシュに対して一斉にアクセスするアクセス
とを切替え得るようにしたメモリ装置に関する。
層して構成される画像情報格納メモリ装置において，モ
ード選択によって，１メッシュ分に対応する複数個の色
について一斉にアクセスするアクセスと、単一の色につ
いて複数メッシュに対して一斉にアクセスするアクセス
とを切替え得るようにしたメモリ装置に関する。
各１メッシュについてＲＧＢとモノクロとの色信号を有
する画像情報を格納するメモリ装置においては，従来か
ら第３図図示の如く，ｍ行×ｎ列のメモリ平面１−ｉが
メモリ平面１−１ないし１−４の形に積層されて構成さ
れている。そして，１つのメッシュに関する情報は，図
示Ｄ11，Ｄ21，Ｄ31，Ｄ41の如く４ビットの情報として
格納されている。このように構成することによって，個
々のメモリ平面１−１ないし１−４は夫々独立にアクセ
ス可能であることから，ロー・アドレス・ストローブ
（以下ＲＡＳと略す）が印加されている間における１回
のカラム・アドレス・ストローブ（以下ＣＡＳと略す）
の印加に対応して，上記Ｄ11，Ｄ21，Ｄ31，Ｄ41の４ビ
ットの情報を一斉にリード／ライトすることが可能であ
る。
する画像情報を格納するメモリ装置においては，従来か
ら第３図図示の如く，ｍ行×ｎ列のメモリ平面１−ｉが
メモリ平面１−１ないし１−４の形に積層されて構成さ
れている。そして，１つのメッシュに関する情報は，図
示Ｄ11，Ｄ21，Ｄ31，Ｄ41の如く４ビットの情報として
格納されている。このように構成することによって，個
々のメモリ平面１−１ないし１−４は夫々独立にアクセ
ス可能であることから，ロー・アドレス・ストローブ
（以下ＲＡＳと略す）が印加されている間における１回
のカラム・アドレス・ストローブ（以下ＣＡＳと略す）
の印加に対応して，上記Ｄ11，Ｄ21，Ｄ31，Ｄ41の４ビ
ットの情報を一斉にリード／ライトすることが可能であ
る。
データ処理装置においては，一般に４ビット以上のビッ
トを１語として処理することから，複数メッシュの情報
を１語として処理することが望まれる。このような場
合，上記第３図図示の構成では，例えば図示Ｄ11，
Ｄ12，Ｄ13，Ｄ14…の如くリード／ライトするようにし
ようとすると，個々のＤ1i毎にリード／ライトすること
が必要となる。即ち複数個ＲＡＳを印加することが必要
となる。そしてその上で，リード時を例にとると複数回
にわたって読出されたデータを，Ｄ11，Ｄ12，…の如く
１語にまとめるために多くのハードウェアを必要とす
る。
トを１語として処理することから，複数メッシュの情報
を１語として処理することが望まれる。このような場
合，上記第３図図示の構成では，例えば図示Ｄ11，
Ｄ12，Ｄ13，Ｄ14…の如くリード／ライトするようにし
ようとすると，個々のＤ1i毎にリード／ライトすること
が必要となる。即ち複数個ＲＡＳを印加することが必要
となる。そしてその上で，リード時を例にとると複数回
にわたって読出されたデータを，Ｄ11，Ｄ12，…の如く
１語にまとめるために多くのハードウェアを必要とす
る。
本発明は上記の点を解決しており，モード選択によっ
て、Ｄ11，Ｄ21，Ｄ31，Ｄ41の形でのアクセス（ノーマ
ス・モードでのアクセス）と，Ｄ11，Ｄ12，Ｄ13，Ｄ14
…の形でのアクセス（バーティカル・モードでのアクセ
ス）とを切替え得るようにしている。
て、Ｄ11，Ｄ21，Ｄ31，Ｄ41の形でのアクセス（ノーマ
ス・モードでのアクセス）と，Ｄ11，Ｄ12，Ｄ13，Ｄ14
…の形でのアクセス（バーティカル・モードでのアクセ
ス）とを切替え得るようにしている。
第１図は本発明の原理構成図を示している。第１図にお
いて，符号１−１ないし１−４は夫々第３図に対応する
メモリ平面，２−１１ないし２−１４，２−２１ないし
２−２４，２−３１ないし２−３４，および２−４１な
いし２−４４は夫々ユニット・メモリ平面を表わしてい
る。また３−１，３−２，３−３，３−４は夫々本発明
にいうメモリ単位を構成している。更に言えば，１つの
メモリ平面１−ｉは，図示の場合には４個のユニット・
メモリ平面２−ｉｌないし２−ｉ４に区分された形とな
っている。
いて，符号１−１ないし１−４は夫々第３図に対応する
メモリ平面，２−１１ないし２−１４，２−２１ないし
２−２４，２−３１ないし２−３４，および２−４１な
いし２−４４は夫々ユニット・メモリ平面を表わしてい
る。また３−１，３−２，３−３，３−４は夫々本発明
にいうメモリ単位を構成している。更に言えば，１つの
メモリ平面１−ｉは，図示の場合には４個のユニット・
メモリ平面２−ｉｌないし２−ｉ４に区分された形とな
っている。
そして個々のユニット・メモリ平面２−ｉｊは夫々互に
独立にアクセスできるよう構成されている。
独立にアクセスできるよう構成されている。
通常の上記ノーマル・モードによるアクセスの場合，Ｒ
ＡＳによって４個のカラム・アドレスを供給されている
間に，例えば４回分のＣＡＳによって４個のカラム・ア
ドレスを供給するようにされる。そして（ｉ）第１回目
のＣＡＳが印加されたとき，メモリ単位３−１におい
て，例えばＤ11，Ｄ21，Ｄ31，Ｄ41がアクセスされ，
（ii）第２回目のＣＡＳが印加されたとき，メモリ単位
３−２において，Ｄ12，Ｄ22，Ｄ32，Ｄ42がアクセスさ
れ，…（iv）第４回目のＣＡＳが印加されたとき，メモ
リ単位３−４において，Ｄ14，Ｄ24，Ｄ34，Ｄ44がアク
セスされる。このことは，第１図に示す等価的なメモリ
装置において，Ｄ11ないしＤ41，Ｄ12ないしＤ42，Ｄ13
ないしＤ43，Ｄ14ないしＤ44が順にアクセスされること
に対応している。即ち第３図を参照して示した従来の場
合と実質的に同じ形となっている。
ＡＳによって４個のカラム・アドレスを供給されている
間に，例えば４回分のＣＡＳによって４個のカラム・ア
ドレスを供給するようにされる。そして（ｉ）第１回目
のＣＡＳが印加されたとき，メモリ単位３−１におい
て，例えばＤ11，Ｄ21，Ｄ31，Ｄ41がアクセスされ，
（ii）第２回目のＣＡＳが印加されたとき，メモリ単位
３−２において，Ｄ12，Ｄ22，Ｄ32，Ｄ42がアクセスさ
れ，…（iv）第４回目のＣＡＳが印加されたとき，メモ
リ単位３−４において，Ｄ14，Ｄ24，Ｄ34，Ｄ44がアク
セスされる。このことは，第１図に示す等価的なメモリ
装置において，Ｄ11ないしＤ41，Ｄ12ないしＤ42，Ｄ13
ないしＤ43，Ｄ14ないしＤ44が順にアクセスされること
に対応している。即ち第３図を参照して示した従来の場
合と実質的に同じ形となっている。
本発明の場合にいうバーティカル・モードによるアクセ
スの場合にも，ＲＡＳにもってロー・アドレスが供給さ
れている間に，例えば４回分のＣＡＳによって４個のカ
ラム・アドレスを供給するようにされている。そして，
（ｉ）第１回目のＣＡＳが印加されたとき，図示のユニ
ット・メモリ平面２−１１ないし２−１４上でＤ11，Ｄ
12，Ｄ13，Ｄ14がアクセスされ，（ii）第２回目のＣＡ
Ｓが印加されたとき，図示のユニット・メモリ平面２−
２１ないし２−２４上で，Ｄ21，Ｄ22，Ｄ23，Ｄ24がア
クセスされ，…（iv）第４回目のＣＡＳが印加されたと
き，図示のユニット・メモリ平面２−４１ないし２−４
４上で，Ｄ41，Ｄ42，Ｄ43，Ｄ44がアクセスされる。こ
のときは，第１図に示す等価的なメモリ装置において，
Ｄ11ないしＤ14，Ｄ21ないしＤ24，Ｄ31ないしＤ34，Ｄ
41ないしＤ44が順にアクセスされることに対応してい
る。
スの場合にも，ＲＡＳにもってロー・アドレスが供給さ
れている間に，例えば４回分のＣＡＳによって４個のカ
ラム・アドレスを供給するようにされている。そして，
（ｉ）第１回目のＣＡＳが印加されたとき，図示のユニ
ット・メモリ平面２−１１ないし２−１４上でＤ11，Ｄ
12，Ｄ13，Ｄ14がアクセスされ，（ii）第２回目のＣＡ
Ｓが印加されたとき，図示のユニット・メモリ平面２−
２１ないし２−２４上で，Ｄ21，Ｄ22，Ｄ23，Ｄ24がア
クセスされ，…（iv）第４回目のＣＡＳが印加されたと
き，図示のユニット・メモリ平面２−４１ないし２−４
４上で，Ｄ41，Ｄ42，Ｄ43，Ｄ44がアクセスされる。こ
のときは，第１図に示す等価的なメモリ装置において，
Ｄ11ないしＤ14，Ｄ21ないしＤ24，Ｄ31ないしＤ34，Ｄ
41ないしＤ44が順にアクセスされることに対応してい
る。
第２図は本発明の一実施例構成を示す。図中の符号２−
ｉｊはユニット・メモリ平面，３−ｊはメモリ単位，４
はロー・アドレス・デコーダ，５−ｉｊは夫々カラム・
デコーダ・マッピング部，６−ｉｊはレジスタ・ポイン
タ部，７はアドレス・バッファ部，８−１および８−２
は夫々Ｉ／Ｏバッファ部，９はマルチプレーン・ビット
演算部，１０はデータ集合・分配部，１１−ｊはビット
演算ユニット，１２はバスを表わしている。またＭＤｊ
／Ｄｊはマスク・データ／書込みデータ，ＳＤｊはビッ
ト・シリヤル読出しデータ，ＢＴはマルチプレーン・ビ
ット演算部タイミング信号，ＢＡはマルチプレーン・ビ
ット演算部アドレス，ＡｏないしＡｘはアドレス情報，
ＳＡＳはシリヤル・アクセス・メモリ・ストローブを表
わしている。
ｉｊはユニット・メモリ平面，３−ｊはメモリ単位，４
はロー・アドレス・デコーダ，５−ｉｊは夫々カラム・
デコーダ・マッピング部，６−ｉｊはレジスタ・ポイン
タ部，７はアドレス・バッファ部，８−１および８−２
は夫々Ｉ／Ｏバッファ部，９はマルチプレーン・ビット
演算部，１０はデータ集合・分配部，１１−ｊはビット
演算ユニット，１２はバスを表わしている。またＭＤｊ
／Ｄｊはマスク・データ／書込みデータ，ＳＤｊはビッ
ト・シリヤル読出しデータ，ＢＴはマルチプレーン・ビ
ット演算部タイミング信号，ＢＡはマルチプレーン・ビ
ット演算部アドレス，ＡｏないしＡｘはアドレス情報，
ＳＡＳはシリヤル・アクセス・メモリ・ストローブを表
わしている。
アドレス・バッファ部（ＡＢ）７は，アドレス情報をバ
ッファリングし，１回のＲＡＳに対応して１個のロー・
アドレスをロー・アドレス・デコーダ（ＲＡＤ）４に供
給し，その間での４回のＣＡＳに対応して例えば４個の
カラム・アドレスをカラム・デコーダ・マッピング部
（ＣＤＡ）５−ｉｊに供給し，各カラム・アドレス供給
毎にユニット・メモリ平面２−ｉｊ上でのアクセス位置
が決定される。
ッファリングし，１回のＲＡＳに対応して１個のロー・
アドレスをロー・アドレス・デコーダ（ＲＡＤ）４に供
給し，その間での４回のＣＡＳに対応して例えば４個の
カラム・アドレスをカラム・デコーダ・マッピング部
（ＣＤＡ）５−ｉｊに供給し，各カラム・アドレス供給
毎にユニット・メモリ平面２−ｉｊ上でのアクセス位置
が決定される。
ノーマル・モードの下では，（ｉ）第１回目のＲＡＳに
対応して，カラム・デコーダ・マッピング部（ＣＤＡ）
５−１１と５−２１と５−３１と５−４１とに同じカラ
ム・アドレスが供給され，（ii）第２回目のＲＡＳに対
応して，カラム・デコーダ・マッピング部（ＣＤＡ）５
−１２と５−２２と５−３２と５−４２とに同じカラム
・アドレスが供給され，…てゆく。そしてバーティカル
・モードの下では，（ｉ）第１回目のＲＡＳに対応し
て，カラム・デコーダ・マッピング部（ＣＤＡ）５−１
１と５−１２と５−１３と５−１４とに同じカラム・ア
ドレスが供給され，（ii）第２回目のＲＡＳに対応し
て，カラム・デコーダ・マッピング部（ＣＤＡ）５−２
１と５−２２と５−２３と５−２４とに同じカラム・ア
ドレスが供給され，…てゆく。なお，上記アクセスに対
応して，アクセスされたユニット・メモリ平面２−ｉ
１，２−ｉ２，２−ｉ３，２−ｉ４に対応して，レジス
タ・ポインタ部（ＲＰ）６−ｉ１，６−ｉ２，６−ｉ
３，６−ｉ４が選択され，読出しデータを受入れる。
対応して，カラム・デコーダ・マッピング部（ＣＤＡ）
５−１１と５−２１と５−３１と５−４１とに同じカラ
ム・アドレスが供給され，（ii）第２回目のＲＡＳに対
応して，カラム・デコーダ・マッピング部（ＣＤＡ）５
−１２と５−２２と５−３２と５−４２とに同じカラム
・アドレスが供給され，…てゆく。そしてバーティカル
・モードの下では，（ｉ）第１回目のＲＡＳに対応し
て，カラム・デコーダ・マッピング部（ＣＤＡ）５−１
１と５−１２と５−１３と５−１４とに同じカラム・ア
ドレスが供給され，（ii）第２回目のＲＡＳに対応し
て，カラム・デコーダ・マッピング部（ＣＤＡ）５−２
１と５−２２と５−２３と５−２４とに同じカラム・ア
ドレスが供給され，…てゆく。なお，上記アクセスに対
応して，アクセスされたユニット・メモリ平面２−ｉ
１，２−ｉ２，２−ｉ３，２−ｉ４に対応して，レジス
タ・ポインタ部（ＲＰ）６−ｉ１，６−ｉ２，６−ｉ
３，６−ｉ４が選択され，読出しデータを受入れる。
書込みデータは，バス１２を介して，カラム・デコーダ
・マッピング部（ＣＤＡ）５−ｉｊに導びかれるが、こ
のとき，アドレス・バッファ部（ＡＢ）７から，マルチ
プレーン・ビット演算部アドレス（ＢＡ）がマルチプレ
ーン・ビット演算部（ＭＢＯ）９に供給され，ビット演
算ユニット（ＢＯＵ）１１−ｊにもとづいて，いずれの
４個のカラム・デコーダ・マッピング部（ＣＤＡ）５−
ｉｊを介して４個のユニット・メモリ平面２−ｉｊに供
給するかが決定される。
・マッピング部（ＣＤＡ）５−ｉｊに導びかれるが、こ
のとき，アドレス・バッファ部（ＡＢ）７から，マルチ
プレーン・ビット演算部アドレス（ＢＡ）がマルチプレ
ーン・ビット演算部（ＭＢＯ）９に供給され，ビット演
算ユニット（ＢＯＵ）１１−ｊにもとづいて，いずれの
４個のカラム・デコーダ・マッピング部（ＣＤＡ）５−
ｉｊを介して４個のユニット・メモリ平面２−ｉｊに供
給するかが決定される。
読出しに当っての読出しデータは，カラム・デコーダ・
マッピング部（ＣＤＡ）５−ｉｊ，マルチプレーン・ビ
ット演算部（ＭＢＯ）９，Ｉ／Ｏバッファ部８−１を介
して出力される。一方ディスプレイへの読出しデータの
出力は，読出しアクセスが行われた４個のユニット・メ
モリ平面２−ｉｊに対応して，４個のレジスタ・ポイン
タ部（ＲＰ）６−ｉｊに受入れられＩ／Ｏバッファ部８
−２を介して出力される。
マッピング部（ＣＤＡ）５−ｉｊ，マルチプレーン・ビ
ット演算部（ＭＢＯ）９，Ｉ／Ｏバッファ部８−１を介
して出力される。一方ディスプレイへの読出しデータの
出力は，読出しアクセスが行われた４個のユニット・メ
モリ平面２−ｉｊに対応して，４個のレジスタ・ポイン
タ部（ＲＰ）６−ｉｊに受入れられＩ／Ｏバッファ部８
−２を介して出力される。
なお上記説明に当って，バーティカル・モードでのアク
セスに当って，アドレス・バッファ部（ＡＢ）７がカラ
ム・アドレスをカラム・デコーダ・マッピング部（ＣＤ
Ａ）５−ｉｊに供給するに当って，例えばカラム・デコ
ーダ・マッピング部（ＣＤＡ）５−１１，５−２１，５
−３１，５−４１のいずれか１つが選択されてその１つ
にカラム・アドレスが供給されるとして説明した。しか
し，他の手段として次の如き形を採用することもでき
る。
セスに当って，アドレス・バッファ部（ＡＢ）７がカラ
ム・アドレスをカラム・デコーダ・マッピング部（ＣＤ
Ａ）５−ｉｊに供給するに当って，例えばカラム・デコ
ーダ・マッピング部（ＣＤＡ）５−１１，５−２１，５
−３１，５−４１のいずれか１つが選択されてその１つ
にカラム・アドレスが供給されるとして説明した。しか
し，他の手段として次の如き形を採用することもでき
る。
即ち，アドレス・バッファ部（ＡＢ）７は，上記の例の
場合に，カラム・デコーダ・マッピング部（ＣＤＡ）５
−１１と５−２１と５−３１と５−４１とに同じ値を一
斉に供給するようにし，ビット演算ユニット（ＢＯＵ）
１１−１内に用意されるマスク情報によって，上記カラ
ム・デコーダ・マッピング部（ＣＤＡ）５−１１ないし
５−４１のいずれか１つのみを有効化する形を採用する
ことができる。なおこの場合，上記マスク情報は，上記
マルチプレーン・ビット演算部アドレスＢＡによって指
示される。
場合に，カラム・デコーダ・マッピング部（ＣＤＡ）５
−１１と５−２１と５−３１と５−４１とに同じ値を一
斉に供給するようにし，ビット演算ユニット（ＢＯＵ）
１１−１内に用意されるマスク情報によって，上記カラ
ム・デコーダ・マッピング部（ＣＤＡ）５−１１ないし
５−４１のいずれか１つのみを有効化する形を採用する
ことができる。なおこの場合，上記マスク情報は，上記
マルチプレーン・ビット演算部アドレスＢＡによって指
示される。
以上説明した如く，本発明によれば，ノーマル・モード
とバーティカル・モードとを容易に選択することが可能
となる。このために，複数個のメッシュに対応するデー
タを１語として処理する処理を効率よく行うことができ
る。
とバーティカル・モードとを容易に選択することが可能
となる。このために，複数個のメッシュに対応するデー
タを１語として処理する処理を効率よく行うことができ
る。
第１図は本発明の原理構成図，第２図は本発明の実施例
構成，第３図は従来の場合についての説明図を示す。 １−ｉはメモリ平面，２−ｉｊはユニット・メモリ平
面，３−ｊはメモリ単位，４はロー・アドレス・デコー
ダ，５−ｉｊはカラム・デコーダ・マッピング部，６−
ｉｊはレジスタ・ポインタ部，９はマルチプレーン・ビ
ット演算部を表わす。
構成，第３図は従来の場合についての説明図を示す。 １−ｉはメモリ平面，２−ｉｊはユニット・メモリ平
面，３−ｊはメモリ単位，４はロー・アドレス・デコー
ダ，５−ｉｊはカラム・デコーダ・マッピング部，６−
ｉｊはレジスタ・ポインタ部，９はマルチプレーン・ビ
ット演算部を表わす。
Claims (1)
- 【請求項１】ロー・アドレス・ストローブ（ＲＡＳ）に
よって取込まれたロー・アドレスによって行を選択され
かつカラム・アドレス・ストローブ（ＣＡＳ）によって
取込まれたカラム・アドレスによって列を選択されるｍ
行×ｎ列のメモリ平面（１−ｉ）がｋ組積層されてな
り、１回のロー・アドレス・ストローブ（ＲＡＳ）が印
加されている間に１回または複数回のカラム・アドレス
・ストローブ（ＣＡＳ）を印加するよう構成され、上記
１回のカラム・アドレス・ストローブ（ＣＡＳ）の印加
に対応して上記ｋ組のメモリ平面（１−ｉ）上において
夫々上記ロー・アドレスと上記カラム・アドレスとによ
って指定された位置に夫々与えられた書込みデータを書
込みおよび／または当該位置から夫々読出しデータを読
出すメモリ装置において、 上記ｍ行×ｎ列の夫々のメモリ平面（１−ｉ）をｍ行×
（ｎ／ｋ）列のユニット・メモリ平面（２−ｉｊ）より
なるｋ個によって構成されて、 ｍ行×（ｎ／ｋ）列のユニット・メモリ平面（２−ｉ
ｊ）がｋ組積層されたメモリ単位（３−ｊ）を上記カラ
ム方向にｋ個配列されてなり、 上記１回のロー・アドレス・ストローブ（ＲＡＳ）が印
加されている間に印加される１回のカラム・アドレス・
ストローブ（ＣＡＳ）に対応して、 上記ｍ行×（ｎ／ｋ）列のユニット・メモリ平面（２−
ｉｊ）がｋ組積層されているただ１つのメモリ単位（３
−ｊ）を抽出して当該メモリ単位（３−ｊ）を構成する
すべての個々のユニット・メモリ平面（２−ｉｊ）の夫
々に対して一斉にアクセスするモードと、 上記カラム方向にｋ個配列されている夫々のメモリ単位
（３−ｊ）について、すべての個々のメモリ単位（３−
ｊ）を抽出して当該メモリ単位（３−ｊ）構成する選択
された任意の１つずつのユニット・メモリ平面（２−ｉ
ｊ）の夫々に対して一斉にアクセスするモードと、 のいずれか一方を選択してアクセスするようにした ことを特徴としたメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019803A JPH0612607B2 (ja) | 1987-01-30 | 1987-01-30 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019803A JPH0612607B2 (ja) | 1987-01-30 | 1987-01-30 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63187495A JPS63187495A (ja) | 1988-08-03 |
| JPH0612607B2 true JPH0612607B2 (ja) | 1994-02-16 |
Family
ID=12009499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62019803A Expired - Lifetime JPH0612607B2 (ja) | 1987-01-30 | 1987-01-30 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612607B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158058A (ja) * | 1984-08-29 | 1986-03-25 | Fujitsu Ltd | 半導体記憶装置 |
| JPS6172293A (ja) * | 1984-09-17 | 1986-04-14 | 横河電機株式会社 | カラ−図形表示装置 |
| JPS61137190A (ja) * | 1984-12-07 | 1986-06-24 | 三菱電機株式会社 | カラ−ｃｒｔの制御装置 |
-
1987
- 1987-01-30 JP JP62019803A patent/JPH0612607B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63187495A (ja) | 1988-08-03 |
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