JPS61137190A - カラ−ｃｒｔの制御装置 - Google Patents
カラ−ｃｒｔの制御装置Info
- Publication number
- JPS61137190A JPS61137190A JP59258691A JP25869184A JPS61137190A JP S61137190 A JPS61137190 A JP S61137190A JP 59258691 A JP59258691 A JP 59258691A JP 25869184 A JP25869184 A JP 25869184A JP S61137190 A JPS61137190 A JP S61137190A
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- JP
- Japan
- Prior art keywords
- memory
- memory plane
- bit
- color
- register
- Prior art date
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- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はカラーＣＲＴ （Ｃａｔｈｏｄｅ Ｒ，ａｙ
Ｔｕｂｅ ）の制赤 御装置に係り、特に青、緑、青のビット情報を色毎に記
憶する３個のメモリ・プレーンの書込み制御短間するも
のである。
Ｔｕｂｅ ）の制赤 御装置に係り、特に青、緑、青のビット情報を色毎に記
憶する３個のメモリ・プレーンの書込み制御短間するも
のである。
第２図はこの種の従来のカラーＣＲＴの制御装置の構成
を示すブロック図である。図において（ｘＲ） 、 （
ＩＧ） 、 （ＩＢ）はそれぞれ赤（Ｒｅｄ）、緑（Ｇ
ｒｅｅｎ） 、青（Ｂｌｕｅ）のビット情報を別々に記
憶させるメモリ・プレーン、（２）はメモリ・プレーン
（ＩＦｔ） 、 （ＩＧ） 、 （ＩＢ）内のアドレス
を指定するアドレス指定ビット（１６ｂｉｔ）およびメ
モリ・プレーン（Ｈｔ） 、 （’ＩＧ） 、 （ＩＢ
）の何れかを選択するメモリ・プレーン選択ビット（２
ｂｉｔ）を有するレジスタ、（３）はメモリ・プレーン
選択ビットの情報を取り込んで４個の出力端子の何れか
から信号を取り出すデコーダ、（４）はデコーダ（３）
の出力情報およびレジスタ（２〕のメモリ・プレーン内
アドレス情報に基いてメモリ・プレーン（ＩＲ） 、
（ＩＧ＋。
を示すブロック図である。図において（ｘＲ） 、 （
ＩＧ） 、 （ＩＢ）はそれぞれ赤（Ｒｅｄ）、緑（Ｇ
ｒｅｅｎ） 、青（Ｂｌｕｅ）のビット情報を別々に記
憶させるメモリ・プレーン、（２）はメモリ・プレーン
（ＩＦｔ） 、 （ＩＧ） 、 （ＩＢ）内のアドレス
を指定するアドレス指定ビット（１６ｂｉｔ）およびメ
モリ・プレーン（Ｈｔ） 、 （’ＩＧ） 、 （ＩＢ
）の何れかを選択するメモリ・プレーン選択ビット（２
ｂｉｔ）を有するレジスタ、（３）はメモリ・プレーン
選択ビットの情報を取り込んで４個の出力端子の何れか
から信号を取り出すデコーダ、（４）はデコーダ（３）
の出力情報およびレジスタ（２〕のメモリ・プレーン内
アドレス情報に基いてメモリ・プレーン（ＩＲ） 、
（ＩＧ＋。
（ＩＢ）の書込み、読出し等を管理するメモリ制御部、
（５）は読出されたデータを直列のデータに変換する並
列・直列変換部である。
（５）は読出されたデータを直列のデータに変換する並
列・直列変換部である。
従来のカラーＣＲ・Ｔの制御装置は上記のように構成さ
れ、レジスタ（２）は１８ 〔ｂｉｔ ）でなり、この
うち、下位１６〔ｂｉｔ〕がメモリ・プレーン（Ｉ Ｒ
，） 。
れ、レジスタ（２）は１８ 〔ｂｉｔ ）でなり、この
うち、下位１６〔ｂｉｔ〕がメモリ・プレーン（Ｉ Ｒ
，） 。
（ＩＧ＞ 、 （ｔＢＪ内のアドレスを指定するアドレ
ス指定ビン）’（２ａ）に、上位２ ［ｂｉｔ ）がメ
モリ・プレーン＜ＩＲ） 、 （ＩＧ） 、 （ＩＢ）
の何れかを選択するメモリ・プレーン選択ピッ） （２
ｂ）になっている。
ス指定ビン）’（２ａ）に、上位２ ［ｂｉｔ ）がメ
モリ・プレーン＜ＩＲ） 、 （ＩＧ） 、 （ＩＢ）
の何れかを選択するメモリ・プレーン選択ピッ） （２
ｂ）になっている。
ここで、デコーダ（３）は２個の入力端子と４個の出力
端子を有し、メモリ・プレーン選択ビット（２ａ）の状
態に応じて４本の出力線のうち倒れかに信号が現われる
が、制御対象が３個であることから３本の出力線がメモ
リ制御部（４）に接続され、残シの１本は使用されない
。しかして、メモリ・プレーン選択ビット（２ａ）の状
態に応じて何れか１本の出力線がイネーブル（ｅｎａｂ
ｌｅ）状態になり、他の出力線がディセイブル（ｄｉｓ
ａｂｌｅ）状態となる。
端子を有し、メモリ・プレーン選択ビット（２ａ）の状
態に応じて４本の出力線のうち倒れかに信号が現われる
が、制御対象が３個であることから３本の出力線がメモ
リ制御部（４）に接続され、残シの１本は使用されない
。しかして、メモリ・プレーン選択ビット（２ａ）の状
態に応じて何れか１本の出力線がイネーブル（ｅｎａｂ
ｌｅ）状態になり、他の出力線がディセイブル（ｄｉｓ
ａｂｌｅ）状態となる。
次に、メモリ制御部（４）はこれらのメモリ・プレーン
選択信号によってメモリ書込み制御信号をイネーブルに
して、何れか一つのメモリ・プレーンの書込み動作を行
なう。
選択信号によってメモリ書込み制御信号をイネーブルに
して、何れか一つのメモリ・プレーンの書込み動作を行
なう。
上記のような従来のカラーＣＲＴの制御装置にあっては
、ビット情報の書込みに際して一度に１つのメモリ・プ
レーンしか選択できないため、あるビットハターンを複
合色で畳込もうとすると複合色を構成する複数個のメモ
リ・プレーンを別々に数回アクセスしなければならず、
数回のメモリサイクルを必要として処理速度が遅くなる
という□ 問題点があった。
、ビット情報の書込みに際して一度に１つのメモリ・プ
レーンしか選択できないため、あるビットハターンを複
合色で畳込もうとすると複合色を構成する複数個のメモ
リ・プレーンを別々に数回アクセスしなければならず、
数回のメモリサイクルを必要として処理速度が遅くなる
という□ 問題点があった。
この発明は、かかる問題点を解決するだめになされたも
ので、一度のメモリサイクルでもって複合色の書込みを
可能にするカラーＣＲＴの制御装置の提供を目的とする
。
ので、一度のメモリサイクルでもって複合色の書込みを
可能にするカラーＣＲＴの制御装置の提供を目的とする
。
この発明に係るカラーＣｒｔＴの制御装置は、従来２〔
ｂｉｔ）でアりだメモリ・プレーン選択ビットとして３
［：ｂｉｔ）確保し得るレジスタを用いると共にデコー
ダを除去し、このメモリ・プレーン選択ビットと３個の
メモリ・プレーンとを対応せしめてメモリ・プレーン選
択ビットの情報を直接メモリ制御部に加えるようにした
ものである。
ｂｉｔ）でアりだメモリ・プレーン選択ビットとして３
［：ｂｉｔ）確保し得るレジスタを用いると共にデコー
ダを除去し、このメモリ・プレーン選択ビットと３個の
メモリ・プレーンとを対応せしめてメモリ・プレーン選
択ビットの情報を直接メモリ制御部に加えるようにした
ものである。
この発明においてはメモリ・プレーン選択ビットの状態
に応じて、ビット毎に他と独立にメモリ・プレーンの書
込み制御信号をイネーブルまだはデイセイブルにして複
合色の書込みを行なう。
に応じて、ビット毎に他と独立にメモリ・プレーンの書
込み制御信号をイネーブルまだはデイセイブルにして複
合色の書込みを行なう。
第１図はこの発明の一実施例を示すブロック図であシ、
（ＩＦ（、） 、 （ＩＧ） 、 （ＩＢ） 、 （４
） 、 （５）は上記従来装置と全く同一のものである
。そして従来装置では、１６ ［ｂｉｔ ） のアドレ
ス指定ピッ） （２ａ）および２ ［ｂｔｔ ）のメモ
リ・プレーン選択ピッ） （２ｂ）からなるレジスタ（
２）を備えていたのに対して、ここでは１６〔ｂｉｔ）
のアドレス指定ピッ） （６ａ）および３ ［Ｉ ｂｉ
ｔ ）のメモリ・プレーン選択ビット（６ｂ）からなる
レジスタ（６）を備えると共に、従来装置ノヨウにデコ
ーダ（３）を介さずにメモリ・プレーン選択ビット（６
ｂ）の情報を直接メモリ制御部（４）に加える構成にな
っている。
（ＩＦ（、） 、 （ＩＧ） 、 （ＩＢ） 、 （４
） 、 （５）は上記従来装置と全く同一のものである
。そして従来装置では、１６ ［ｂｉｔ ） のアドレ
ス指定ピッ） （２ａ）および２ ［ｂｔｔ ）のメモ
リ・プレーン選択ピッ） （２ｂ）からなるレジスタ（
２）を備えていたのに対して、ここでは１６〔ｂｉｔ）
のアドレス指定ピッ） （６ａ）および３ ［Ｉ ｂｉ
ｔ ）のメモリ・プレーン選択ビット（６ｂ）からなる
レジスタ（６）を備えると共に、従来装置ノヨウにデコ
ーダ（３）を介さずにメモリ・プレーン選択ビット（６
ｂ）の情報を直接メモリ制御部（４）に加える構成にな
っている。
上記構成において、レジスタ（６）の下位１６［ｂｉｔ
）によってメモリ・プレーン（ＩＲＪ 、 （ＩＧ）
、 （ｉＢ）内のメモリアドレスを指定し、上位３０ｂ
ｉｔ）によってメモリ・プレーン（ＨＬ） 、 （ＩＧ
） 、 （ＩＢ）を選択するＯ この場合、メモリ・プレーンの選択はビット毎に（ｉＲ
） 、 （１Ｇ） 、 （ＩＢ）が定義され、そのビッ
トの”１”の状態をメモリ・プレーンの選択信号として
使用する。しかして、各ビットのｌ”をイネーブル状態
、“０”をディセイブル状態とするので、各メモリ・プ
レーン（ＩＲ，） 、 （ＩＧ） 、 （ＩＢ）の選択
信号は他と独立にイネーブル、ディセイプル状態となり
得る。
）によってメモリ・プレーン（ＩＲＪ 、 （ＩＧ）
、 （ｉＢ）内のメモリアドレスを指定し、上位３０ｂ
ｉｔ）によってメモリ・プレーン（ＨＬ） 、 （ＩＧ
） 、 （ＩＢ）を選択するＯ この場合、メモリ・プレーンの選択はビット毎に（ｉＲ
） 、 （１Ｇ） 、 （ＩＢ）が定義され、そのビッ
トの”１”の状態をメモリ・プレーンの選択信号として
使用する。しかして、各ビットのｌ”をイネーブル状態
、“０”をディセイブル状態とするので、各メモリ・プ
レーン（ＩＲ，） 、 （ＩＧ） 、 （ＩＢ）の選択
信号は他と独立にイネーブル、ディセイプル状態となり
得る。
また、メモリ制御部（４）はこれらメモリ・プレーンの
選択信号によりてメモリ書込み制御信号をイネーブルに
するので、複数のメモリ・プレーンに対して同時に書込
みを行なうことが可能になる。
選択信号によりてメモリ書込み制御信号をイネーブルに
するので、複数のメモリ・プレーンに対して同時に書込
みを行なうことが可能になる。
すなわち、複合色の書込み時には複合色を構成するメモ
リ・プレーン（ＨＬ） 、 （ＩＧ） 、 （ＩＢ）に
対応するビットを“１″にすれは、対応するメモリ・プ
レーンの書込み制御信号がイネーブル状態とナシ、−６
、− 同時に書込みが行なわれる。
リ・プレーン（ＨＬ） 、 （ＩＧ） 、 （ＩＢ）に
対応するビットを“１″にすれは、対応するメモリ・プ
レーンの書込み制御信号がイネーブル状態とナシ、−６
、− 同時に書込みが行なわれる。
この発明は以上説明したとおり、メモリ・スレーン選択
ビットとして３［ｂｉｔ）のレジスタを用いているので
、複数のメモリ・プレーンに同時■込みが可能となり、
この結果、複合色のビット情報の書込みが一度のメモリ
サイクルで処理することができると同時に、処理速度を
著しく向上させ得るという効果が得られている。
ビットとして３［ｂｉｔ）のレジスタを用いているので
、複数のメモリ・プレーンに同時■込みが可能となり、
この結果、複合色のビット情報の書込みが一度のメモリ
サイクルで処理することができると同時に、処理速度を
著しく向上させ得るという効果が得られている。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図は従来のカラーＣＦＩ、Ｔの制御装置の構成を示
すブロック図である。 （ＩＲ） 、 （ＩＧ） 、 （ＩＢ） ：メモリ・プ
レーン（２）、（６） ：レジスタ （３）：デコー
ダ（４）：メモリ制御部 （５）：並列・直列変換
部なお、各図中同一符号は同一または相幽部分を示す。
第２図は従来のカラーＣＦＩ、Ｔの制御装置の構成を示
すブロック図である。 （ＩＲ） 、 （ＩＧ） 、 （ＩＢ） ：メモリ・プ
レーン（２）、（６） ：レジスタ （３）：デコー
ダ（４）：メモリ制御部 （５）：並列・直列変換
部なお、各図中同一符号は同一または相幽部分を示す。
Claims (1)
- カラー画像に対応する赤、緑、青の各色のビット情報を
色毎に記憶させる３個のメモリ・プレーンの書込みを、
該メモリ・プレーン内のアドレスを指定するビットおよ
び該メモリ・プレーンを選択するビットを有するレジス
タの内容に基いて制御するカラーＣＲＴの制御装置にお
いて、前記レジスタのメモリ・プレーンを選択するビッ
トは前記メモリ・プレーンに対応して３ビットでなり、
各ビットの状態に応じて他と独立にメモリ・プレーン書
込み制御信号をイネーブルまたはデイセイブルとするこ
とを特徴とするカラーＣＲＴの制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258691A JPS61137190A (ja) | 1984-12-07 | 1984-12-07 | カラ−ｃｒｔの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258691A JPS61137190A (ja) | 1984-12-07 | 1984-12-07 | カラ−ｃｒｔの制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61137190A true JPS61137190A (ja) | 1986-06-24 |
Family
ID=17323754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59258691A Pending JPS61137190A (ja) | 1984-12-07 | 1984-12-07 | カラ−ｃｒｔの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61137190A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63187495A (ja) * | 1987-01-30 | 1988-08-03 | Fujitsu Ltd | メモリ装置 |
-
1984
- 1984-12-07 JP JP59258691A patent/JPS61137190A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63187495A (ja) * | 1987-01-30 | 1988-08-03 | Fujitsu Ltd | メモリ装置 |
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