JPS6158058A

JPS6158058A - 半導体記憶装置

Info

Publication number: JPS6158058A
Application number: JP59178269A
Authority: JP
Inventors: Yoshihiro Takemae; 義博竹前
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-08-29
Filing date: 1984-08-29
Publication date: 1986-03-25
Also published as: JPH0338678B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体記憶装置に関するものであり、特にアド
レス信号で指定されたメモリセルのデータのみならず、
該メモリセルを、中心として２次元方向周辺の複数のメ
そりセルのデータを同時にアクセス可能とした半導体記
憶装置に関する。

本発明による半導体記憶装置は、画保データ処理等のよ
うに多次元的ガータ処理に好適に用いられる。

〔従来の技術〕

例えば画像処理においては画像データを記憶するための
画像メモリが用いられるが、この画像メモリは例えばグ
ラフィックディスプレイ等に表示される画像に対応して
画像データを記憶していることが多い。このような画像
メモリに記憶された画像データは隣接アドレスに記憶さ
れているデータ間で、（１）圧ねする、（２）差分をと
る、（３）なめらかにする、その他のデータ処理を行な
うことがしばしばある。このようなデータ処理を行なう
ためには目的のメモリセルのみならずその周辺のメモリ
セルのデータをも読出して処理を行なうことが必要とさ
れる。したがって、このような画像メモリ等においては
目的のメモリセルと共にその周辺のメモリセルに対して
も迅速にアクセスできることが要求される。

またこのような要求はメモリセル単位毎のアクセスに限
らず、マトリクス計算、３次元的データ処理ｑにおいて
はワード毎についてもあシ、瞬接アドレスの記憶データ
を高速に読み出せる機能があるとこれらの処理の効率向
上になる。

このような要求に沿うものとして、すでに本発明者によ
ジ提案きれた半導体記憶装置がある（例えば、特願昭５
８−５３５６８号）。かかる半導体装置について、第２
図を参照して下記に述べる。

第２図に図示の半導体記憶装置は、ワード線’ｖＶＬＯ
、ＷＬＩ　　、ＷＬ２　、・・・と、データ線ＢＬＯ。

ＢＬＩ　、ＢＬ２　、・・・と、これらの各ワード線お
よびデータ線の間にそれぞれ接続されたメモリセルｈ（
ＣＯＯ、Ｍ　ＣＯ１、Ｍ　ＣＯ２、・・・、ＭＣｌ０゜
ＭＣＩＩ、ＭＣＩ２・・・と、３本のデータバスＤＢ−
１゜ＤＢＯ、ＤＢ＋１とコラムデコーダＣＤＯ，ＣＤＩ
。

ＣＤ２　、・・・と、トランスファダート用のトランジ
スタＱＯＯＩＱＯ１１ＱＯ２１Ｑ１Ｇ１Ｑ１１１Ｑ１２
　＋゛°尋を具備する。トランジスタＱｏｏ　＋　Ｑｏ
ｔ　ｒ　ＱＯ２はそれ一仁゛）１゜データ線ＢＬＯとデ
ータバスＤＢ−１，ＤＢＯ，ＤＢ＋１との間に接続され
、トランジスタＱｔｏ　＊　Ｑｔｔ　ｒ　Ｏ１２はそれ
ぞれデータＢｉＢＬ１とデータバスＤＩ３−１゜ＤＢＯ
，ＤＢ＋１との間に接続され、他のトランジスタも同様
に各データ線と各データバス間に接続されている。そし
て、各コラムデコーダの出力は１つのデータ線とデータ
バスＤＢＯとの間に接続されたトランジスタのダートと
該データ線の両側に位置するデータ線とデータバスＤＢ
−１およびＤＢ＋１の間に接続された各トランジスタの
ダートとに接続されている。例えば、コラムデコーダＣ
ＤＩは、データ線ＢＬＩとデータバスＤＢＯとの間に接
続されたトランジスタＱｌｌのダートとデータ線ＢＬＯ
とデータバスＤＢ−１との間に接続されたトランジスタ
Ｑｏｏのダートとデータ線ＢＬ２とデータバスＤＢ＋１
との間に接続されたトランジスタＱｚｚのダートとに共
通接続てれている。なお、第２図では、データ線とは１
つのコラムに配置された各メモリセルおよび各トランス
ファゲート用のトランジスタを接続するラインを称して
お９、例えばデータ線ＢＬＯはメモリセルＭＣ０Ｏ，Ｍ
Ｃ０Ｉ　、ＭＣＯ２・＝およびトランジスタＱｏｏ　ｒ
　Ｑｏｔ　＋　ＱＯ２を接続するものである。

第２図の記憶装置においては、例えばワード線ＷＬＩが
選択されてこの電位が高レベルにされると該ワード＠Ｗ
ＬＩに接続されたメモリセルＭＣ０Ｉ。

ＭＣＩ　１　、ＭＣ２１、ＭＣ３１、・・・のデータが
それぞれ対応するデータ線ＢＬＯ，Ｂ　Ｌｌ　、ＢＬ２
゜ＢＬ３．・・・に転送される。そして例えば、メモリ
セルＭＣＩＩがアドレス指定のメモリセルである場合は
コラムデコーダＣＤＩからコラム選択信号を出力するこ
とによ）トランジスタＱｌｌと共にトランジスタＱｏｏ
およびＱｚｚがオンとされる。これＫよシ、メモリセル
ＭＣＩＩからのデータがデータ線ＢＬＩ、トランジスタ
Ｑｌｌ、データバスＤＢＯを介して出力されるとともに
、該メモリセルＭＣＩＩの両隣のメモリセルＭＣ０Ｉお
よびＭＣ２１がそれぞれデータ線ＢＬＯおよびＢＬ２、
ｌ−ランソスタＱｏｏおよびＯ２２、データバ、’、Ｄ
Ｂ−１およびＤＢ＋１を介して出力される。したがって
、中心のメモリセルＭＣＩＩのアドレスを指定して該メ
モリセルＭＣＩＩにアクセスすることによシ同時に該メ
モリセルＭＣＩＩの両側に隣接するメモリセルＭＣＯ４
およびＭ　Ｃ２１のデータ読出しをも行なうことが可能
となる。

〔発明が解決しようとする問題点〕

しかしながら、上記半導体記憶装置では同一ワード線の
瞬接コラムのデータしか読出せない。画作処３！Ｉ！等
においては、同時に２次元的に広がりのあるデータを必
要とする場合が多い。例えば、メモリセルＭＣＩＩを中
心として３×３の広が多領域（ＭＣＯＯ，ＭＣｌ０．Ｍ
Ｃ２０）、（ＭＣＯＩ。

ＭＣ１１、ＭＣ２１）　、　（ＭＣＯ２，ＭＣ１２，Ｍ
Ｃ２２）のデータを同時に必要とする場合、上述の半導
体記憶装置においては、ワード線ＷＬＯの選択及びコラ
ムデコーダＣＤＩの選択、ＷＬＩの選択及びＣＤＩの選
択、式らにＷＬ２の選択及びＣＤＩの選択のように同様
の選択動作を３度くフ返さなければならず、メモリアク
セス動作に複雑さが残ると共に、アクセス時間の短縮が
充分ではない。本発明はアクセスされるメモリセルに対
し、隣接ワード線に接続された隣接メモリセルのデータ
も同時に並列的に出力又はデータ入力できるようにする
ことを目的とする。

〔問題を解決するための手段〕

本発明においては、複数のメモリセルと、該複数のメモ
リセルのうちの任意のものをアクセスするための複数の
ワード線及び複数のワード線とを有するメモリブロック
を複数具備し、前記各メモリブロックは特定の行アドレ
スに対し並列的に動作し、該特定行アドレスに対応する
メモリブロックの入出力データが選択されることによシ
、該特定行アドレスに対応するワード線へのランダムア
クセスがなされる構成を具備し、また該ワード線とは異
なるメモリブロックに属し且つ所定のアドレス位置関係
にあるワード線をも同時に並列的にアクセスする動作モ
ードが可能であり、該モード下では一部のメモリブロッ
クにおいては、前記所定のアドレス位置関係が維持され
るように、ランダムサクセス用の行アドレスに対応する
ワード線とは異なるワード線を選択する手段が設けられ
ていることを特徴とする半導体記憶装置が提供される。

〔作用〕

本発明においては、複数のメモリブロックに分割された
複数のメモリセルのうちの任意の１つがランダムアクセ
スのためのアドレス信号に応答して選択され、且つアク
セスされたメモリセルのワード線に隣接するワード線に
接続畑れた′ＭＩ数のメモリセルの内容が同時にデータ
バスに出力されるようになっていると共に、１アクセス
信号に応答して複数のメモリブロック内の所定の位置的
関係にあるワード線が選択される。これによシ、１つの
アクセス信号に応答して複数のメモリブロックの′＆数
のメモリセルのアクセスが可能となる。

〔実施例〕

本発明の実施例について添付図面を参照して下記に述べ
る。

第１図は本発明の一実施例としての半導体記憶装はの構
成図を示す。第１図に図示の記憶装置は第１〜第４のメ
モリグロック１〜４、データバス選択回路６及びデータ
バス７から構成されている。

第１のメモリブロック１ｉｌ′ｉ、第３図に詳細を示す
ように、ｆ−タ！ＩＢ　Ｌ　Ｏ〜Ｂ　Ｌ　４とワード線
ＷＬＯ。

ＷＬ４．ＷＬ８との間に接続されたメモリセルＭＣ０Ｏ
〜ＭＣ４０，ＭＣＯ４〜Ｍ　Ｃ４４、ＭＣＯ８〜ＭＣ４
８から成るセルブロック１１と、トランス７アグートと
してのトランジスタＱｏｏ〜Ｑ４２が第３図に図示の如
く接続されて成るデータ線選択回路１２と、ワード線デ
コーダ１３及びその加算回路１４とから構成されている
。第２〜第４のメモリブロック２〜３も同様に構成され
ている。

但し、第２及び第３のメモリブロック２及び３には加算
回路１４は設けられていす、一方第４のメモリブロック
４には加算回路１４に代えて減算回路４４が設けられて
いる。またコラムデコーダ５１及び５２がそれぞれ、第
１及び第２のメモリブロック１及び２と第３及び第４の
メモリブロック３及び４に接続されている。第１〜第４
のメモリブロック１〜４のデータ線選択回路１２，２２
゜３２．４２はデータバス７１〜７４を介してデータバ
ス選択回路６に接続されている。

ここで各ブロック１〜４はランダムアクセス動作のみに
ついて見ると行アドレス信号Ａ２〜Ａ、を受けて全く並
列的に動作し、最下位２ビツトの行アドレス信号Ａｇ　
＋　ＡＩによっていずれかのブロックをアクセスするか
がデータバス選択回路６側で決定される。従って行アド
レス信号Ａ’Ｏ”ＡｇをＯから１づつカウントアツプし
たときに選択されるワード線をＷＬ６　＊ＷＬ１＋”・
ＷＬＨとすると、ワード線ハ、第１のセルブロック１１
ではＷＬＯ。

ＷＬ４．ＷＬ８．・・・、第２のセルブロック２１では
ＷＬＩ　、ＷＬ５　、ＷＬＯ、・・・、第３のセルブロ
ック３１ではＷＬ２　、ＷＬ６　、ＷＬＩＯ，・・・、
第４のセルブロック４１ではＷＬ３．ＷＬ７．ＷＬＩＩ
のように、アドレス順に見ると各セルブロック内では４
だけ離れておシ、隣接するもの、例えばＷＬＯとＷＬＩ
、ＷＬＩとＷＬ２とはそれぞれ異なるセルブロックに属
し且つ隣シ合うセルブロックに設けられている。そして
、各ブロック内では、隣接行アドレスにより指定される
ワード線が選択されて同時に動作していることになる。

よって各ブロックで並列的に選択ワード線のメモリセル
へのデータ入出力を行なえば、隣接行アドレスのメモリ
セルを並列的にアクセスできることになる。

ところが、ランダムアクセスによる中心行アドレスが、
両端のブロック１，４いずれかのワード線を選択してい
るときは、その行アドレスよシ１つ前又は後の行アドレ
スに対応するワード線は非選択状態となる。つｔシ各ブ
ロックを単に並列動作させても、行アドレス次第では特
定アドレス関係のワード線データを並列に出し得ないこ
とになる。

そこで本発明では隣接ワード線上のメモリセルを同時ア
クセスするモードにおいては両端ブロックについてワー
ド線選択順序をサイクリックにする工夫が施されている
。これについては後で詳述する。

第１図に図示の実施例はメモリセルが２５６にの場合を
示しておシ、上記メモリセルのアドレス指定としてロー
側には９ビツトのアドレス信号Ａ。

〜Ａ、（Ａ、がＬＳＤ　、　ＡａがＭＳＤ　）がデコー
ダ回路１３．２３．３３．４３に接続されている。但し
、デコーダ回路２３及び３３はＡ２〜Ａ８ビットのみが
接続され、デコーダ回路１３はＡＯ〜Ａ８ビットについ
て加算回路１４で処理されたＡ′２〜Ａｓビット、デコ
ーダ回路４３は減算回路４４で処理されたＡτ〜Ａ’６
ビツトが印加されている。Ａ６〜Ａ４ビット及びＮ〜Ａ
％ビットの意味については後述する。

またＡｇ　ｈ人１ビットはデータバス選択回路６に印加
されているが、これＫついても後述する。

第１図に図示の記憶装置の動作について説明する。

ブロックアクセスそ−ドにおいて、メモリセルＭＣ２５
のアドレス指定して読出コマンドが発せられた場合につ
いて述べる。ブロックアクセスモードとは、アドレス指
定されたメモリセルＭｃｃを中心としてその周辺のロー
及びコラムについてｎＸｎ、この実施例では３Ｘ３＝９
個のメモリセルのデータを１度のアクセスコマンドでア
クセスする場合をいう。

メモリセルＭＣ２５をアドレス指定するアドレス信号が
ＷＬデコーダ１３，２３．３３．４３に印加された場合
、ＭＣ２５が接続された第２のセルブロック２１内のワ
ード線ＷＬ５が選択されると共に、第２のセルブロック
２１の両隣のセルブロックのワード線ＷＬ５と同じ位置
関係にある第１のセルブロック１１のワード１ｌＷＬ４
及び第３のセルブロック３１のワード線ＷＬ６も同時に
選択される。またこの時、読出には直接関係ないがセル
ブロック４１のワード１ｉｌＷＬ７も選択される。

すなわちＷＬデコーダ１３．２３，３３．４３は、アド
レス指定さ・れたメモリセルが接続されたワード線ＷＬ
ｘと、少なくともその前後につながるワード線ＷＬｘ−
ｊ、ＷＬｘ＋１が同時に選択されるようにしておシ、こ
れらのワード線は上述したように同じセルブロックには
属さない。

上記ワード線ＷＬ４　、”ｖＶＬ５　、ＷＬ６の選択と
同時にメモリセルＭＣ２５を中心として左右のメモリセ
ルＭＣ１５，ＭＣ３５が同時に読出されるようにコラム
デコーダ５１及び５２のＣＤ２がハイレベルとなる。従
って第３図に図示のセルブロック１１について述べると
、ワード線ＷＬ４とＣＤ２によＩ）駆動されるトランジ
スタＱｓｏ　ｒ　Ｏ２１＋Ｑコ２とによシメモリセルＭ
Ｃ１４，ＭＣ２４，ＭＣ３４のデータがデータバス７１
のＤＢ−１、ＤＢＯ，ＤＢ＋１にそれぞれ出力される。

セルブロック２１についても同様に、メモリセルＭＣ１
５，ＭＣ２５，ＭＣ３５、さらにセルブロック３１のメ
モリセルＭＣ１６゜ＭＣ２６，ＭＣ３６のデータがそれ
ぞれＤ　Ｂ　−１゜ＤＢＯ，ＤＢ＋１から成るデータバ
ス７２　、７３に出力される。

このようにデータバス７１〜７３に同時に出力された上
記メモリセルのデータはデータバス選択回路６に印加さ
れるが、アドレス信号のＡ（１ｒ　Ａ１ビットによ）、
ＭＣ２５を中心として、それぞれｌｏ−１−１：ＭＣ１
４，ｌｏ−１０：ＭＣ２４１ｌｏ−１＋１　：ＭＣ３４
。

ｌ０ｏ−１：ＭＣ１５，ｌ０ｏｏ　：ＭＣ２５、ＩＯｏ
＋１：ＭＣ３５゜工０＋１−１：ＭＣ１６，ＩＯ＋１゜
：ＭＣ２６、ＩＯ＋１＋、：ＭＣ３６。

Ｋ対応して端子ｌ０−１−１〜ＩＯ＋１＋１　に上記メ
モリセルのデータが出力される。

すなわち、アドレス指定されたメモリセルＭＣ２５を中
心としてその周辺の３Ｘ３個のメモリセルのデータが１
度のアクセスによシん“Ｃ出すことができる。

次にアドレス指定のメモリセルがＭ　Ｃ２４の場合につ
いて述べる。この場合、ＭＣ２４を中心として上記同様ＩＯロー１　：ＭＣ１４、ＩＯｇ　Ｏ：ＭＣ２４、１０
０＋１　：ＭＣ３４、′ＩＯ＋１−１　：ＭＣ１５，Ｉ
Ｏ＋１０　：ＭＣ２５，ｌｏ−ｌ−１−１−１：ＭＣ３
５゜が選択されることは明らかである。しかしながらＭ
Ｃ２４の１つ前のコラムについてサイクリックにつなが
っている第４のセルブロック４１について上記同様の処
理を行うとワード線ＷＬ４．ＷＬ５と同じ位置関係にあ
るワード＠ＷＬ７のＭＣ１７゜ＭＣ２７，ＭＣ３７が選
択されてしまうことになシ、ＭＣ２５を中心とした場合
と異なシ上記関係が維持されない。−万この場合第４の
セルブロック４１のＭＣ１３，ＭＣ２３、ＭＣ３３が選
択されるべきであり、これらはワード、５ｗＬ７の１つ
前のＷＬ３によシ選択されるものである。そこでこのよ
うな場合、すなわちアドレス信号のＡ　（１＋　ＡＨビ
ットが共にローでランダムアクセスのための特定アドレ
ス信号に対応する中心のメモリセルが第１のセルブロッ
クであるような場合、減算回路４４では１を減じたアド
レス信号Ａ％〜ｈ％をＷＬデコーダ４３に印加し１つ手
前のワード線を選択するようにしている。これによシ、ＩＣＬｌ−１：ＭＣ１３，ＩＯ−、、：ＭＣ２３，ｌｏ
−１−１−１：ＭＣ３３が出力される。

一方、中心セルがＭＣ２０であるような場合、第４のセ
ルブロック４１のワード線はＷＬ３の１つ前のものとし
てセルブロック４１の最後のワード線ＷＬ１２７が選択
される。

さらにアドレス指定のメモリセルが第４のセルブロック
４１にある場合について説明する。

例えばメモリセルＭＣ２７が中心として指定された場合
、ｌｏ−１−１：ＭＣ１６，ｌｏ−１０：ＭＣ２６，ＩＯ
１＋１　　二ＭＣ３６ＩＯ（１−１：ＭＣ１７，ｌ０ｏ
ｏ　：ＭＣ２７，１００＋１　：ＭＣ３７が選択される
ことは前述の通シである。ところが１つ後のローについ
ては、そのままでは上記の場合とは逆に第１のセルブロ
ック１１のワード線ＷＬ４のＭＣＩ　４　、ＭＣ２４、
ＭＣ３４が選択されることとなる。そこでアドレス信号
ＡＯｒ　Ａ１ビットが共にハイで中心のメモリセルが第
４のセルブロックであるような場合は、加算回路１４で
１を加νしたアドレス信号Ａ′２〜八′８としてＷＬデ
コーダ１３に印加し、次のワード線を選択するようにし
ている。これによシ、ｌｏ−４−１−１：ＭＣ１８，ＩＯ＋１　ｇ　：ＭＣ２
８，ＩＯ＋１＋１　：ＭＣ３８が出力される。

このように加算回路１４、減算回路４４によシメモリセ
ルの連続性を確保しているのである。

かかる連続性はデータ腺についても同様である。

例えば、中′心セルとしてＭＣＯ４が指定された場合、
第１のセルブロック１１からは第３図に図示の如く１つ
前のものとしてはそのワード線ＷＬ４の最後のセルＭＣ
４４、中心のものとしてＭＣＯ４゜次のセルとしてＭＣ
１４がそれぞれＤＢ−１。

ＤＢＯ，ＤＢ＋１に出力される。逆にＭＣ４４が選択さ
れた場合、ＭＣ３４、ＭＣ４４、ＭＣＯ４が出力される
。

第４図に他の実施例を示す。第４図に図示の実施例は、
第１図のデコーダ１３及び４３、及び加算回路１４及び
減算回路４４の変形形態を示す。

他の部分は第１図と同じである。第４図のインクリメン
ト信号発生回路１５及びデコーダ１３ａの−実廁例を第
５図に、アクリメント信号発生回路４５及びデコーダ４
３ａの一実施例を第６図に示すＯ第４図において、インクリメント信号発生回路１５はＡ
ＮＤｒ−ト１５１及びインバータ１５２から構成され、
アドレス指定のメモリセルが第４のセルブロックの場合
、ＡＯ”Ｈ＋　ＡＩ　”Ｈであるから、これによシイン
クリメント信号ＩＣ８＝Ｈ。

ＩＣ３＝Ｌの信号を発生させる。一方デコーダ１３＆は
ＮＯＲグー）１３１，１３４，１３８．ＡＮＤダート１
３２．１３５，１３６，１３７，１３９，１４０、ＯＲ
グー）１３３，１３７，１４１が図示の如く接続されて
成る。従って例えばＡ２〜八８ビットの信号によｐＮＯ
Ｒダート１３１の出力がハイである場合、Ａ（１＝Ｈ、
ＡＩ　＝ＨならばＩＣ８＝Ｈ、ＩＣ８＝　Ｉ、であるか
らＡＮＩＩ”　−ト１３５の出力がハイとなりＯＲダー
ト１３７に接続されたワード線ＷＬ４がハイレベルとな
る。一方、Ａ６　＋　ＡＩが上記以外の場合はＩＣ３＝
Ｌ　、　ＩＣ３＝Ｈであるから、ハＤゲート１３２の出
力がハイとなルワード線ＷＬＯが選択される。このよう
にして第１図の加算回路１４及びデコーダ１３と同様の
機能を有する。

第６図のデクリメント信号発生回路４５はＮＯＲゲート
４５１及びインバータ４５２から成）、アドレス指定が
第１セルブロツク、すなわちＡ　６　＝Ｌ　ｔＡｔ　＝
Ｌの場合、アクリメント信号ＤＣ８＝　Ｈ、ＤＣ３＝Ｌ
となる。デコーダ回路４３ａはＮＯＲグー）４３１゜４
３５．４３９　、ＡＮＤ？’−１４３２，４３３，４３
６゜４３７．４４０．４４１　、ＯＲグー）　４３４，
４３８゜４４２が図示の如く構成されて成る。この回路
の動作は第５図の回路の動作と逆になることは明らかで
ある。

以上の実施例忙おいては、３×３アレイのブロックアク
セスについて述べたが、任意のアレイ、ｍＸｎについて
も同様に行うことができる。例えば、５×５７レイのグ
ロックアクセスの場合には、セルブロックは、例えば２
３＝８個とする。上述の実施例の如く４個のセルグロッ
クでも可能であるがワード線の関係が複雑とな力、７′
″；−ダ回路が複雑となる。一方２４以上とすることは
経済的でない。セルブロックを８個とすることで、加算
回路は第１及び第２のセルブロックのＷＬデコーダＫ、
減算回路は第７及び第８のセルブロックのＷＬデコーダ
に対応させて設ける。一方、カラムｆ　コ−１”Ｋより
駆動されるデータバスのトランスファ用トランジスタも
同時に５個駆動され、連続する５個のデータ線を介して
データバスＤＢ−２゜ＤＢ−１、ＤＢ　Ｏ、ＤＢ＋１　
、ＤＢ　＋２にデータを出力するようにする。

又、以上の実施例の如く、常に中心セルに対して、Ｉ１
２接するメモリセルについてブロックアクセスをする必
要はなく、一定の関係、例えば１つおきにアクセスする
ように糸゛縁戚することも可能である。

以上の実施例については読出し動作の場合にっいて述べ
たが、ｌｏ−１−１〜ＩＯ＋１＋１　　の端子に印加し
たデータを１度のアクセスで書込むことも可能である。

尚上述の説明ではブロックアクセスの場合だけについて
述べたが、制御回路を設けることによシ、従来のように
１つのセルのみのアクセス又は本発明のブロックアクセ
スのいずれもコマンド９による切換によル行うことがで
きる。

又、本発明は上述のように１ビット単位のみでなく、ワ
ード単位でもブロックアクセスを行うことも可能である
。

〔発明の効果〕

以上に述べたように本発明によれば、比較的簡単な回路
構成で、１度のアクセス命令で指定されたアドレスを中
心として所定の関係をもった周辺のアドレスの複数のメ
モリセルを同時にアクセスすることが可能となシ、アク
セス時間を短靴することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例としての半導体装置装置の（
Ｒ成因、第２図は従来の半導体記憶装置の構成図、第３
図は第１図記憶装置の詳細回路図、第４図は本発明の他
の実施例としての半導体記憶装置の構成図、第５図及び
第６図は第４図記憶装置の一部の回路図、である。（符号の説明）１〜４・・・メモリブロック、１１，２１，３１．４１
・・・セルブロック、１２，２２，３２．４２　・・・
データ蔵選択回路、１３，２３，３３，４３　・・・ワ
ード線デコーダ、１４・・・加算回路、４４・・・減算
回路、６・・・データバス選択回路、７・・・データバ
ス。

Claims

【特許請求の範囲】１、複数のメモリセルと、該複数のメモリセルのうちの
任意のものをアクセスするための複数のワード線及び複
数のワード線とを有するメモリブロックを複数具備し、
前記各メモリブロックは特定の行アドレスに対し並列的
に動作し、該特定行アドレスに対応するメモリブロック
の入出力データが選択されることにより、該特定行アド
レスに対応するワード線へのランダムアクセスがなされ
る構成を具備し、また該ワード線とは異なるメモリブロ
ックに属し且つ所定のアドレス位置関係にあるワード線
をも同時に並列的にアクセスする動作モードが可能であ
り、該モード下では一部のメモリブロックにおいては、
前記所定のアドレス位置関係が維持されるように、ラン
ダムアクセス用の行アドレスに対応するワード線とは異
なるワード線を選択する手段が設けられていることを特
徴とする、半導体記憶装置。２、前記手段が、前記複数のメモリブロックのうちの１
つが有するワードデコーダ回路に付設された行アドレス
加算手段と、前記複数のメモリブロックのうちの他の１
つが有するワードデコーダ回路に付設された行アドレス
減算手段とから成り、該加算手段と該減算手段は、一方
の属するメモリブロック中のワード線がランダムアクセ
スされた際に他方においてランダムアクセス行アドレス
に対し所定値だけ加算又は減算した行アドレスに対応す
るワード線を選択することを特徴とする特許請求の範囲
第１項に記載の半導体記憶装置。