JPH0812759B2 - ダイナミック型ｒａｍ - Google Patents
ダイナミック型ｒａｍInfo
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- JPH0812759B2 JPH0812759B2 JP59067708A JP6770884A JPH0812759B2 JP H0812759 B2 JPH0812759 B2 JP H0812759B2 JP 59067708 A JP59067708 A JP 59067708A JP 6770884 A JP6770884 A JP 6770884A JP H0812759 B2 JPH0812759 B2 JP H0812759B2
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- JP
- Japan
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- mosfet
- complementary data
- precharge
- circuit
- data line
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、ダイナミック型RAM（ランダム・アクセ
ス・メモリ）に関するもので、例えば、一対の相補デー
タ線を短絡することによってデータ線のプリチャージを
行う形式のダイナミック型RAMに利用して有効な技術に
関するものである。
ス・メモリ）に関するもので、例えば、一対の相補デー
タ線を短絡することによってデータ線のプリチャージを
行う形式のダイナミック型RAMに利用して有効な技術に
関するものである。
アドレス選択用MOSFET（絶縁ゲート型電界効果トラン
ジスタ）と情報記憶キャパシタとで構成された1MOS型メ
モリセルを用いたダイナミック型RAMにおいては、電源
電圧レベルにデータ線をプリチャージする形式と、一対
の相補データ線を単に短絡することによって、ほゞ1/2
の電源電圧レベルにこれらの相補データ線をプリチャー
ジする形式のものとが提案されている（前者は、例えば
特開昭57−82282号公報参照。後者は、例えば本願出願
人によって、先に提案された特願昭57−164831号参
照。）。
ジスタ）と情報記憶キャパシタとで構成された1MOS型メ
モリセルを用いたダイナミック型RAMにおいては、電源
電圧レベルにデータ線をプリチャージする形式と、一対
の相補データ線を単に短絡することによって、ほゞ1/2
の電源電圧レベルにこれらの相補データ線をプリチャー
ジする形式のものとが提案されている（前者は、例えば
特開昭57−82282号公報参照。後者は、例えば本願出願
人によって、先に提案された特願昭57−164831号参
照。）。
後者の1/2プリチャージ方式にあっては、データ線プ
リチャージ電流を少なくできる等の利点を有する。しか
しながら、上記1/2プリチャージ方式にあっては、次の
ような問題を有することが本願発明者の研究によって明
らかにされた。
リチャージ電流を少なくできる等の利点を有する。しか
しながら、上記1/2プリチャージ方式にあっては、次の
ような問題を有することが本願発明者の研究によって明
らかにされた。
すなわち、第１図に示した波形図のように、プリチャ
ージ動作は、フローティング状態とされた一対の相補デ
ータ線における電源電圧VccのようなハイレベルＨと、
回路の接地電位VssのようなロウレベルＬとを短絡する
ことによって生じる電荷分散動作を利用してほゞVcc/2
のプリチャージレベルを得るものである。したがって、
上記プリチャージ開始からワード線の選択動作が行われ
る間で電源電圧Vccが同図に破線で示すような電圧Vcc′
低下するという、いわゆる電源バンプが生じると、ワー
ド線の選択信号φｘのレベルが上記低下した電源電圧Vc
c′のレベルしか上昇しない。これにより、第２図に示
したメモリセルのように、上記プリチャージ電圧Vcc/2
がソースに供給され、上記低下した電源電圧Vcc′に基
づいて形成されたワード線Ｗの選択信号φｘがゲートに
供給されるアドレス信号選択用のMOSFETQmの動作電圧
（ゲート，ソース間電圧）が小さくなるため、情報記憶
キャパシタCsからデータ線Ｄへの記憶電荷の読み出しが
不足ないし不能になって誤動作が生じてしまう。
ージ動作は、フローティング状態とされた一対の相補デ
ータ線における電源電圧VccのようなハイレベルＨと、
回路の接地電位VssのようなロウレベルＬとを短絡する
ことによって生じる電荷分散動作を利用してほゞVcc/2
のプリチャージレベルを得るものである。したがって、
上記プリチャージ開始からワード線の選択動作が行われ
る間で電源電圧Vccが同図に破線で示すような電圧Vcc′
低下するという、いわゆる電源バンプが生じると、ワー
ド線の選択信号φｘのレベルが上記低下した電源電圧Vc
c′のレベルしか上昇しない。これにより、第２図に示
したメモリセルのように、上記プリチャージ電圧Vcc/2
がソースに供給され、上記低下した電源電圧Vcc′に基
づいて形成されたワード線Ｗの選択信号φｘがゲートに
供給されるアドレス信号選択用のMOSFETQmの動作電圧
（ゲート，ソース間電圧）が小さくなるため、情報記憶
キャパシタCsからデータ線Ｄへの記憶電荷の読み出しが
不足ないし不能になって誤動作が生じてしまう。
この発明の目的は、電源バンプに対する動作マージン
の向上を図ったダイナミック型RAMを提供することにあ
る。
の向上を図ったダイナミック型RAMを提供することにあ
る。
この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。
は、この明細書の記述および添付図面から明らかになる
であろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
一対の相補データ線を短絡するとともに、電源電圧を分
圧してほゞ1/2の電源電圧を形成しておいて、上記相補
データ線に供給することによって、電源電圧の変動に応
じたプリチャージレベルに設定するものである。
要を簡単に説明すれば、下記の通りである。すなわち、
一対の相補データ線を短絡するとともに、電源電圧を分
圧してほゞ1/2の電源電圧を形成しておいて、上記相補
データ線に供給することによって、電源電圧の変動に応
じたプリチャージレベルに設定するものである。
第３図には、この発明に係る半導体記憶装置の一実施
例の回路図が示されている。同図の各回路素子は、公知
のCMOS（相補型MOS）集積回路の製造技術によって、特
に制限されないが、単結晶シリコンのような半導体基板
上において形成される。以下の説明において、特に説明
しない場合、MOSFET（絶縁ゲート型電界効果トランジス
タ）はＮチャンネル型のものである。
例の回路図が示されている。同図の各回路素子は、公知
のCMOS（相補型MOS）集積回路の製造技術によって、特
に制限されないが、単結晶シリコンのような半導体基板
上において形成される。以下の説明において、特に説明
しない場合、MOSFET（絶縁ゲート型電界効果トランジス
タ）はＮチャンネル型のものである。
メモリアレイＭ−ARYは、その一対の行が代表として
示されており、一対の平行に配置された相補データ線D,
に、アドレス選択用MOSFETQ15ないしQ18と情報記憶用
MOS容量とで構成された複数のメモリセルのそれぞれの
入出力ノードが同図に示すように所定の規則性をもって
配分されて結合されている。すなわち、１つのメモリセ
ルを例にして説明すると、上記アドレス選択用MOSFETQ1
5の一方のソース，ドレインは、相補データ線D,のう
ちの一方のデータ線Ｄに接続される。かかるアドレス選
択用MOSFETQ15の他方のソース，ドレインは、上記情報
記憶用キャパシタを構成するMOS容量の拡散層側の電極
に接続される。そして、上記MOS容量のゲート側の電極
には電源電圧Vccが印加される。
示されており、一対の平行に配置された相補データ線D,
に、アドレス選択用MOSFETQ15ないしQ18と情報記憶用
MOS容量とで構成された複数のメモリセルのそれぞれの
入出力ノードが同図に示すように所定の規則性をもって
配分されて結合されている。すなわち、１つのメモリセ
ルを例にして説明すると、上記アドレス選択用MOSFETQ1
5の一方のソース，ドレインは、相補データ線D,のう
ちの一方のデータ線Ｄに接続される。かかるアドレス選
択用MOSFETQ15の他方のソース，ドレインは、上記情報
記憶用キャパシタを構成するMOS容量の拡散層側の電極
に接続される。そして、上記MOS容量のゲート側の電極
には電源電圧Vccが印加される。
プリチャージ回路PC1は、代表として示されている相
補データ線D,に設けられた回路のように、相補データ
線D,間を短絡するスイッチMOSFETQ14と、直列形態と
された抵抗R1,R2によって形成された約Vcc/2の電圧を上
記一対の相補データ線D,に供給する一対の伝送ゲート
MOSFETQ45,Q46とにより構成される。上記各MOSFETQ14,Q
45及びQ46のゲートには、共通にプリチャージ信号φpcw
が供給される。図示しない他の相補データ線に対しても
同様な回路が設けられる。特に制限されないが、この実
施例では、上記抵抗R1,R2によって形成された分圧電圧V
cc/2は、他の回路に対しても共通に供給される。また、
その電流消費を少なくするため、上記抵抗R1〜R2の抵抗
値は、その合成抵抗値が約500KΩになるような高抵抗値
にされる。
補データ線D,に設けられた回路のように、相補データ
線D,間を短絡するスイッチMOSFETQ14と、直列形態と
された抵抗R1,R2によって形成された約Vcc/2の電圧を上
記一対の相補データ線D,に供給する一対の伝送ゲート
MOSFETQ45,Q46とにより構成される。上記各MOSFETQ14,Q
45及びQ46のゲートには、共通にプリチャージ信号φpcw
が供給される。図示しない他の相補データ線に対しても
同様な回路が設けられる。特に制限されないが、この実
施例では、上記抵抗R1,R2によって形成された分圧電圧V
cc/2は、他の回路に対しても共通に供給される。また、
その電流消費を少なくするため、上記抵抗R1〜R2の抵抗
値は、その合成抵抗値が約500KΩになるような高抵抗値
にされる。
センスアンプSAは、代表として示されたｐチャンネル
MOSFETQ7,Q9と、ｎチャンネルMOSFETQ6,Q8とからなるCM
OSラッチ回路で構成され、その一対の入出力ノードが上
記相補データ線D,に結合されている。また、上記ラッ
チ回路には、特に制限されないが、並列形態のＰチャン
ネルMOSFETQ12,Q13を通して電源電圧Vccが供給され、並
列形態のＮチャンネルMOSFETQ10,Q11を通して回路の接
地電圧Vssが供給される。これらのパワースイッチMOSFE
TQ10,Q11及びMOSFETQ12,Q13は、特に制限されないが、
他の同様な行に設けられたセンスアンプSAに対して共通
に用いられる。
MOSFETQ7,Q9と、ｎチャンネルMOSFETQ6,Q8とからなるCM
OSラッチ回路で構成され、その一対の入出力ノードが上
記相補データ線D,に結合されている。また、上記ラッ
チ回路には、特に制限されないが、並列形態のＰチャン
ネルMOSFETQ12,Q13を通して電源電圧Vccが供給され、並
列形態のＮチャンネルMOSFETQ10,Q11を通して回路の接
地電圧Vssが供給される。これらのパワースイッチMOSFE
TQ10,Q11及びMOSFETQ12,Q13は、特に制限されないが、
他の同様な行に設けられたセンスアンプSAに対して共通
に用いられる。
上記MOSFETQ10,Q12のゲートには、センスアンプSAを
活性化させる相補タイミング信号φpa1,pa1が供給さ
れ、MOSFETQ11,Q13のゲートには、上記タイミング信号
φpa1,pa1より遅れた、相補タイミング信号φpa2,p
a2が供給される。この理由は、メモリセルからの微小読
み出し電圧でセンスアンプSAを動作させたとき、データ
線のレベル落ち込みを比較的小さなコンダクタンス特性
に設定されたMOSFETQ10,Q12により電流制限を行うこと
により防止する。そして、上記センスアンプSAでの増幅
動作によって相補データ線の電位の差を大きくした後、
比較的大きなコンダクタンス特性に設定されたMOSFETQ1
1,Q13をオン状態にして、その増幅動作を速くする。こ
のように２段階に分けて、センスアンプSAの増幅動作を
行わせることによって、相補データ線のハイレベル側の
落ち込みを防止しつつ、高速読み出しを行うことができ
る。
活性化させる相補タイミング信号φpa1,pa1が供給さ
れ、MOSFETQ11,Q13のゲートには、上記タイミング信号
φpa1,pa1より遅れた、相補タイミング信号φpa2,p
a2が供給される。この理由は、メモリセルからの微小読
み出し電圧でセンスアンプSAを動作させたとき、データ
線のレベル落ち込みを比較的小さなコンダクタンス特性
に設定されたMOSFETQ10,Q12により電流制限を行うこと
により防止する。そして、上記センスアンプSAでの増幅
動作によって相補データ線の電位の差を大きくした後、
比較的大きなコンダクタンス特性に設定されたMOSFETQ1
1,Q13をオン状態にして、その増幅動作を速くする。こ
のように２段階に分けて、センスアンプSAの増幅動作を
行わせることによって、相補データ線のハイレベル側の
落ち込みを防止しつつ、高速読み出しを行うことができ
る。
ロウデコーダＲ−DCRは、２分割されたロウデコーダ
Ｒ−DCR1,R−DCR2によって構成される。同図には、第２
のロウデコーダＲ−DCR2の１回路分（ワード線４本分）
が代表として示されており、例えば、アドレス信号２
〜６を受けるＮチャンネルMOSFETQ32〜Q36及びＰチャ
ンネルMOSFETQ37〜Q41で構成されたCMOS回路によるNAND
（ナンド）回路で上記４本分のワード線選択信号が形成
される。このNAND回路の出力は、CMOSインバータIV1で
反転され、カットMOSFETQ28〜Q31を通して、スイッチ回
路としての伝送ゲートMOSFETQ24〜Q27のゲートに伝えら
れる。
Ｒ−DCR1,R−DCR2によって構成される。同図には、第２
のロウデコーダＲ−DCR2の１回路分（ワード線４本分）
が代表として示されており、例えば、アドレス信号２
〜６を受けるＮチャンネルMOSFETQ32〜Q36及びＰチャ
ンネルMOSFETQ37〜Q41で構成されたCMOS回路によるNAND
（ナンド）回路で上記４本分のワード線選択信号が形成
される。このNAND回路の出力は、CMOSインバータIV1で
反転され、カットMOSFETQ28〜Q31を通して、スイッチ回
路としての伝送ゲートMOSFETQ24〜Q27のゲートに伝えら
れる。
また、図示しない第１のロウデコーダＲ−DCR1は、２
ビットの相補アドレス信号a0,０及びa1,１（図示せ
ず）で形成されたデコード信号によって選択される上記
同様な伝送ゲートMOSFETとカットMOSFETとからなるスイ
ッチ回路を通してワード線選択タイミング信号φｘから
４通りのワード線選択タイミング信号φx00ないしφx11
を形成する。これらのワード線選択タイミング信号φx0
0〜φx11は、上記伝送ゲート上記MOSFETQ24〜Q27を介し
て各ワード線に伝えられる。上記ロウデコーダＲ−DCR1
とＲ−DCR2のようにロウデコーダを２分割することによ
って、ロウデコーダＲ−DCR2のピッチ（間隔）とワード
線のピッチとを合わせることができるので、半導体基板
上において無駄な空間が生じることなく回路素子を配置
することができる。
ビットの相補アドレス信号a0,０及びa1,１（図示せ
ず）で形成されたデコード信号によって選択される上記
同様な伝送ゲートMOSFETとカットMOSFETとからなるスイ
ッチ回路を通してワード線選択タイミング信号φｘから
４通りのワード線選択タイミング信号φx00ないしφx11
を形成する。これらのワード線選択タイミング信号φx0
0〜φx11は、上記伝送ゲート上記MOSFETQ24〜Q27を介し
て各ワード線に伝えられる。上記ロウデコーダＲ−DCR1
とＲ−DCR2のようにロウデコーダを２分割することによ
って、ロウデコーダＲ−DCR2のピッチ（間隔）とワード
線のピッチとを合わせることができるので、半導体基板
上において無駄な空間が生じることなく回路素子を配置
することができる。
なお、各ワード線と接地電位との間には、MOSFETQ20
〜Q23が設けられ、そのゲートに上記NAND回路の出力が
印加されることによって、非選択時のワード線を接地電
位に固定させるものである。また、上記ワード線には、
リセット用のMOSFETQ1ないしQ4が設けられており、リセ
ットパルスφpwを受けてこれらのMOSFETQ1〜Q4がオン状
態となることによって、選択されたワード線が接地レベ
ルにリセットされる。
〜Q23が設けられ、そのゲートに上記NAND回路の出力が
印加されることによって、非選択時のワード線を接地電
位に固定させるものである。また、上記ワード線には、
リセット用のMOSFETQ1ないしQ4が設けられており、リセ
ットパルスφpwを受けてこれらのMOSFETQ1〜Q4がオン状
態となることによって、選択されたワード線が接地レベ
ルにリセットされる。
カラムスイッチＣ−SWは、代表として示されているMO
SFETQ42,Q43のように、相補データ線D,と共通相補デ
ータ線CD,▲▼を選択的に結合させる。これらのMOS
FETQ42,Q43のゲートには、カラムデコーダＣ−DCRから
の選択信号が供給される。
SFETQ42,Q43のように、相補データ線D,と共通相補デ
ータ線CD,▲▼を選択的に結合させる。これらのMOS
FETQ42,Q43のゲートには、カラムデコーダＣ−DCRから
の選択信号が供給される。
上記共通相補データ線CD,▲▼間には、上記共通
相補データ線CD,▲▼間を短絡するMOSFETQ44によっ
て構成されたプリチャージ回路PC2が設けられる。共通
相補データ線CD,▲▼には、上記センスアンプSAに
よって増幅された信号が伝えられるので、その信号振幅
が大きいことより、上記プリチャージ回路PC1のような
電源バンプ用のMOSFETないし分圧回路は省略されてい
る。
相補データ線CD,▲▼間を短絡するMOSFETQ44によっ
て構成されたプリチャージ回路PC2が設けられる。共通
相補データ線CD,▲▼には、上記センスアンプSAに
よって増幅された信号が伝えられるので、その信号振幅
が大きいことより、上記プリチャージ回路PC1のような
電源バンプ用のMOSFETないし分圧回路は省略されてい
る。
この共通相補データ線CD,▲▼には、上記センス
アンプSAと同様な回路構成のメインアンプMAの一対の入
出力ノードが結合されている。
アンプSAと同様な回路構成のメインアンプMAの一対の入
出力ノードが結合されている。
そして、メインアンプMAの出力端子は、データ出力バ
ッファDOBの入力端子に接続される。このデータ出力バ
ッファDOBは、読み出し動作の時に形成されるタイミン
グ信号rwを受けて動作状態にされ、その出力信号を外
部端子I/Oから送出する。また、この外部端子I/Oから供
給された書込み信号は、書込み動作の時に形成されるタ
イミング信号φrwを受けて動作状態とされ、相補書込み
信号を形成して上記共通データ線CD,▲▼に伝え
る。
ッファDOBの入力端子に接続される。このデータ出力バ
ッファDOBは、読み出し動作の時に形成されるタイミン
グ信号rwを受けて動作状態にされ、その出力信号を外
部端子I/Oから送出する。また、この外部端子I/Oから供
給された書込み信号は、書込み動作の時に形成されるタ
イミング信号φrwを受けて動作状態とされ、相補書込み
信号を形成して上記共通データ線CD,▲▼に伝え
る。
自動リフレッシュ回路REFは、特に制限されないが、
リフレッシュアドレス信号を形成するアドレスカウンタ
と、タイマー回路とを含んでいる。このタイマー回路
は、外部端子からのリフレッシュ制御信号▲▼
をロウレベルにすることにより起動される。すなわち、
チップ選択信号▲▼がハイレベルのときにリフレッ
シュ制御信号▲▼をロウレベルにすると、マル
チプレクサMPXの切り替え信号φrefを出力して、マルチ
プレクサMPXを上記アドレスカウンタ側に切り替えて、
このアドレスカウンタで形成された相補アドレス信号a
０〜a８（ここで、外部から供給されるアドレス信号に
対して同相のアドレス信号a0と逆相のアドレス信号０
とを合わせて相補アドレス信号a０のように表す。この
ことは、他の相補アドレス信号についても同様であ
る。）をアドレスデコーダＲ−DCRに伝えて一本のワー
ド線選択動作によるリフレッシュ動作（オートリフレッ
シュ）を行う。このリフレッシュ制御信号▲▼
の入力毎にアドレスカウンタの歩進動作が行われるの
で、ワード線数だけ上記動作を繰り返すことにより、全
メモリセルをリフレッシュさせることができる。また、
上記リフレッシュ制御信号▲▼をロウレベルに
しつづけると、タイマー回路が作動して、一定時間毎に
パルスを発生するので、アドレスカウンタが歩進させら
れて、この間連続的なリフレッシュ動作をおこなう。
リフレッシュアドレス信号を形成するアドレスカウンタ
と、タイマー回路とを含んでいる。このタイマー回路
は、外部端子からのリフレッシュ制御信号▲▼
をロウレベルにすることにより起動される。すなわち、
チップ選択信号▲▼がハイレベルのときにリフレッ
シュ制御信号▲▼をロウレベルにすると、マル
チプレクサMPXの切り替え信号φrefを出力して、マルチ
プレクサMPXを上記アドレスカウンタ側に切り替えて、
このアドレスカウンタで形成された相補アドレス信号a
０〜a８（ここで、外部から供給されるアドレス信号に
対して同相のアドレス信号a0と逆相のアドレス信号０
とを合わせて相補アドレス信号a０のように表す。この
ことは、他の相補アドレス信号についても同様であ
る。）をアドレスデコーダＲ−DCRに伝えて一本のワー
ド線選択動作によるリフレッシュ動作（オートリフレッ
シュ）を行う。このリフレッシュ制御信号▲▼
の入力毎にアドレスカウンタの歩進動作が行われるの
で、ワード線数だけ上記動作を繰り返すことにより、全
メモリセルをリフレッシュさせることができる。また、
上記リフレッシュ制御信号▲▼をロウレベルに
しつづけると、タイマー回路が作動して、一定時間毎に
パルスを発生するので、アドレスカウンタが歩進させら
れて、この間連続的なリフレッシュ動作をおこなう。
次に、この実施例回路の動作を簡単に説明する。チッ
プ選択信号▲▼がロウレベルになると、図示しない
アドレスバッファ回路が動作状態になり外部端子からの
アドレス信号を受けて、相補アドレス信号を形成する。
このアドレスバッファ回路から供給されたアドレス信号
aiの変化をアドレス信号変化検出回路EGが検出して、そ
のアドレス信号変化検出パルスφをタイミング発生回路
TGに伝える。このタイミング発生回路TGは、上記アドレ
ス信号変化検出パルスφにより、タイミング信号φpa1,
φpa2をロウレベル（タイミング信号pa1,pa2をハイ
レベル）にしてセンスアンプSAのパワースイッチMOSFET
をオフ状態にし、相補データ線D,を以前の動作に従っ
たVcc,Vssレベルをフローティング状態で保持させる。
プ選択信号▲▼がロウレベルになると、図示しない
アドレスバッファ回路が動作状態になり外部端子からの
アドレス信号を受けて、相補アドレス信号を形成する。
このアドレスバッファ回路から供給されたアドレス信号
aiの変化をアドレス信号変化検出回路EGが検出して、そ
のアドレス信号変化検出パルスφをタイミング発生回路
TGに伝える。このタイミング発生回路TGは、上記アドレ
ス信号変化検出パルスφにより、タイミング信号φpa1,
φpa2をロウレベル（タイミング信号pa1,pa2をハイ
レベル）にしてセンスアンプSAのパワースイッチMOSFET
をオフ状態にし、相補データ線D,を以前の動作に従っ
たVcc,Vssレベルをフローティング状態で保持させる。
次に、プリチャージ信号φpcwをハイレベルにして、
プリチャージMOSFETQ14,Q45及びQ46等をオン状態にする
ことにより、相補データ線D,を短絡してVcc/2にプリ
チャージする。この時、この実施例では、上記MOSFETQ1
4のオン状態によって上述のように相補データ線D,の
短絡によるVcc/2のプリチャージ動作の他、その時の電
源電圧Vccを抵抗R1,R2によって分圧して形成されたVcc/
2を上記MOSFETQ45,Q46を通して上記相補データ線D,に
それぞれ供給するものである。したがって、上記以前の
動作状態における電源電圧Vccと、上記プリチャージ期
間での電源電圧Vccとが異なる場合、言い換えるなら
ば、電源バンプが生じた時には、上記分圧電圧により相
補データ線D,のプリチャージレベルの補正が行われ
る。上記分圧抵抗により形成された分圧電圧は、高出力
インピーダンスを持つものであるが、上記電源バンプに
応じて補正する電圧レベルが小さいので、比較的高速に
レベル補正が行うことができるとともに、その電流消費
を最小にしている。
プリチャージMOSFETQ14,Q45及びQ46等をオン状態にする
ことにより、相補データ線D,を短絡してVcc/2にプリ
チャージする。この時、この実施例では、上記MOSFETQ1
4のオン状態によって上述のように相補データ線D,の
短絡によるVcc/2のプリチャージ動作の他、その時の電
源電圧Vccを抵抗R1,R2によって分圧して形成されたVcc/
2を上記MOSFETQ45,Q46を通して上記相補データ線D,に
それぞれ供給するものである。したがって、上記以前の
動作状態における電源電圧Vccと、上記プリチャージ期
間での電源電圧Vccとが異なる場合、言い換えるなら
ば、電源バンプが生じた時には、上記分圧電圧により相
補データ線D,のプリチャージレベルの補正が行われ
る。上記分圧抵抗により形成された分圧電圧は、高出力
インピーダンスを持つものであるが、上記電源バンプに
応じて補正する電圧レベルが小さいので、比較的高速に
レベル補正が行うことができるとともに、その電流消費
を最小にしている。
このプリチャージに要する時間を待って上記プリチャ
ージパルスφpcwはロウレベルにされる。そして、ワー
ド線選択タイミング信号φｘがハイレベルにされる。こ
れにより、マルチプレクサMPXを通して供給される相補
アドレス信号a０〜a８によって決まる１つのワード線が
選択される。このため、選択されたワード線に結合され
た複数のメモリセルが選択され、この各メモリセルの情
報記憶用MOS容量がアドレス選択用MOSFETを介してデー
タ線Ｄ（又は）に結合される。すなわち、各相補デー
タ線D,の１つのメモリセルの入出力ノードが一方のデ
ータ線Ｄ（又は）に結合される。したがって、メモリ
セルの蓄積電荷とそのデータ線Ｄのプリチャージ電荷と
の電荷分散により、そのデータ線Ｄ（又は）に読み出
しレベルが現れる。なお、他方のデータ線（又はＤ）
は、メモリセルが結合されないので、上記プリチャージ
レベルのままである。
ージパルスφpcwはロウレベルにされる。そして、ワー
ド線選択タイミング信号φｘがハイレベルにされる。こ
れにより、マルチプレクサMPXを通して供給される相補
アドレス信号a０〜a８によって決まる１つのワード線が
選択される。このため、選択されたワード線に結合され
た複数のメモリセルが選択され、この各メモリセルの情
報記憶用MOS容量がアドレス選択用MOSFETを介してデー
タ線Ｄ（又は）に結合される。すなわち、各相補デー
タ線D,の１つのメモリセルの入出力ノードが一方のデ
ータ線Ｄ（又は）に結合される。したがって、メモリ
セルの蓄積電荷とそのデータ線Ｄのプリチャージ電荷と
の電荷分散により、そのデータ線Ｄ（又は）に読み出
しレベルが現れる。なお、他方のデータ線（又はＤ）
は、メモリセルが結合されないので、上記プリチャージ
レベルのままである。
次に、上記読み出しに要する時間を待って、タイミン
グパルスφpa1,φpa2をハイレベルにし、タイミングパ
ルスpa1,pa2をロウレベルにしてセンスアンプSAを
動作させる。これにより、上記相補データ線D,は、ロ
ウレベル，ハイレベルに増幅される。この増幅信号が上
記メモリセルに伝えられるので上記失われかかった記憶
情報の再書込みがなされる。この時、ワード線は、特に
制限されないが、図示しないブートストラップ回路の動
作によって昇圧されるので、上記増幅されたハイレベル
がそのままレベル損失なく情報記憶用MOS容量に書込ま
れる。
グパルスφpa1,φpa2をハイレベルにし、タイミングパ
ルスpa1,pa2をロウレベルにしてセンスアンプSAを
動作させる。これにより、上記相補データ線D,は、ロ
ウレベル，ハイレベルに増幅される。この増幅信号が上
記メモリセルに伝えられるので上記失われかかった記憶
情報の再書込みがなされる。この時、ワード線は、特に
制限されないが、図示しないブートストラップ回路の動
作によって昇圧されるので、上記増幅されたハイレベル
がそのままレベル損失なく情報記憶用MOS容量に書込ま
れる。
なお、リフレッシュ動作は、上記アドレス信号が自動
リフレッシュ回路REFにより形成されるものであること
を除き、上記の動作と同様であるので、その説明を省略
する。
リフレッシュ回路REFにより形成されるものであること
を除き、上記の動作と同様であるので、その説明を省略
する。
また、これ以降の書込み又は読み出し動作は、上記ワ
ード線選択タイミング信号φｘより遅れて形成されるカ
ラムスイッチ選択タイミング信号φｙによりカラムスイ
ッチＣ−SWが選択され、タイミングパルスφma1,ma1
及びφma2,ma2,φrwにより、読み出しの時には、メイ
ンアンプMA,データ出力バッファDOBが動作し、書込みの
時には、データ入力バッファDIBが動作することにより
行われる。
ード線選択タイミング信号φｘより遅れて形成されるカ
ラムスイッチ選択タイミング信号φｙによりカラムスイ
ッチＣ−SWが選択され、タイミングパルスφma1,ma1
及びφma2,ma2,φrwにより、読み出しの時には、メイ
ンアンプMA,データ出力バッファDOBが動作し、書込みの
時には、データ入力バッファDIBが動作することにより
行われる。
この実施例のRAMでは、アドレス信号の変化タイミン
グを検出して、書込み，読み出し及びリフレッシュ動作
に必要な内部タイミング信号を全て形成する。したがっ
て、外部からのタイミング制御が簡素化できるため、内
部同期式のスタティック型RAMと同様に扱い易いものと
なる。そして、メモリセルはダイナミック型の1MOSメモ
リセルを用いているので大メモリ容量化を実現すること
ができるものとなる。
グを検出して、書込み，読み出し及びリフレッシュ動作
に必要な内部タイミング信号を全て形成する。したがっ
て、外部からのタイミング制御が簡素化できるため、内
部同期式のスタティック型RAMと同様に扱い易いものと
なる。そして、メモリセルはダイナミック型の1MOSメモ
リセルを用いているので大メモリ容量化を実現すること
ができるものとなる。
（１）プリチャージ動作において、電源電圧を分圧して
形成されたほゞ1/2の電圧を相補データ線に供給するこ
とによって、その動作サイクルでの電源電圧に応じた1/
2の電源電圧に設定されたプリチャージレベルとするこ
とができる。これによって、ワード線の選択レベルとの
整合性が確保できるので、メモリセルの読み出しを安定
に行うことができるから、電源変動に対する動作マージ
ンの拡大を図ることができる。
形成されたほゞ1/2の電圧を相補データ線に供給するこ
とによって、その動作サイクルでの電源電圧に応じた1/
2の電源電圧に設定されたプリチャージレベルとするこ
とができる。これによって、ワード線の選択レベルとの
整合性が確保できるので、メモリセルの読み出しを安定
に行うことができるから、電源変動に対する動作マージ
ンの拡大を図ることができる。
（２）相補データ線を短絡するMOSFETを設けることによ
って、相補データ線における容量を短絡して高速に以前
の動作時の電源電圧に従ったプリチャージレベルを形成
しておいて、電源変動分に応じた比較的小さなレベルを
電源電圧を分圧する高抵抗分圧回路により補正するもの
である。これによって、高速にしかも少ない電流消費に
より相補データ線のプリチャージを行うことができると
いう効果が得られる。
って、相補データ線における容量を短絡して高速に以前
の動作時の電源電圧に従ったプリチャージレベルを形成
しておいて、電源変動分に応じた比較的小さなレベルを
電源電圧を分圧する高抵抗分圧回路により補正するもの
である。これによって、高速にしかも少ない電流消費に
より相補データ線のプリチャージを行うことができると
いう効果が得られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、その周辺回
路がダイナミック型回路により構成され、アドレススト
ローブ信号▲▼，▲▼により多重化されて
外部アドレス信号が供給されるようなダイナミック型RA
Mに対しても上記同様にVcc/2のプリチャージを行う場合
には、同様に適用することができる。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、その周辺回
路がダイナミック型回路により構成され、アドレススト
ローブ信号▲▼，▲▼により多重化されて
外部アドレス信号が供給されるようなダイナミック型RA
Mに対しても上記同様にVcc/2のプリチャージを行う場合
には、同様に適用することができる。
この発明は、情報記憶用キャパシタと、アドレス信号
選択用のMOSFETとからなるダイナミック型メモリセルを
用いるダイナミック型RAMであって、Vcc/2のプリチャー
ジ方式を採るものに広く利用できるものである。
選択用のMOSFETとからなるダイナミック型メモリセルを
用いるダイナミック型RAMであって、Vcc/2のプリチャー
ジ方式を採るものに広く利用できるものである。
第１図は、Vcc/2のプリチャージ方式における動作の一
例を説明するための波形図、 第２図は、メモリセルの一実施例を示す回路図、 第３図は、この発明に係るダイナミック型RAMの一実施
例を示す回路図である。 Ｍ−ARY……メモリアレイ、PC1……プリチャージ回路、
SA……センスアンプ、Ｃ−SW……カラムスイッチ、Ｒ−
DCR……ロウアドレスデコーダ、Ｃ−DCR……カラムアド
レスデコーダ、PC2……プリチャージ回路、MA……メイ
ンアンプ、EG……アドレス信号変化検出回路、TG……タ
イミング発生回路、REF……自動リフレッシュ回路、DOB
……データ出力バッファ、DIB……データ入力バッフ
ァ、MPX……マルチプレクサ
例を説明するための波形図、 第２図は、メモリセルの一実施例を示す回路図、 第３図は、この発明に係るダイナミック型RAMの一実施
例を示す回路図である。 Ｍ−ARY……メモリアレイ、PC1……プリチャージ回路、
SA……センスアンプ、Ｃ−SW……カラムスイッチ、Ｒ−
DCR……ロウアドレスデコーダ、Ｃ−DCR……カラムアド
レスデコーダ、PC2……プリチャージ回路、MA……メイ
ンアンプ、EG……アドレス信号変化検出回路、TG……タ
イミング発生回路、REF……自動リフレッシュ回路、DOB
……データ出力バッファ、DIB……データ入力バッフ
ァ、MPX……マルチプレクサ
Claims (1)
- 【請求項１】CMOSインバータ回路の入力と出力とが交差
接続されてなる複数からなる増幅部と、複数からなる上
記増幅部に対して共通に電源電圧と回路の接地電位を与
える、比較的小さなコンダクタンス特性により電流制限
作用を持つようにされた第１のＰチャンネル型MOSFETと
第１のＮチャンネル型MOSFET及び比較的大きなコンダク
タンス特性を持つようにされ、上記第１のＰチャンネル
型MOSFETと第１のＮチャンネル型MOSFETに対して遅れて
オン状態にされる第２のＰチャンネル型MOSFETと第２の
Ｎチャンネル型MOSFETからなるパワースイッチMOSFETと
により構成されたセンスアンプと、 上記複数からなる増幅部の一対からなる入出力ノードに
一端がそれぞれ接続されて平行に配置されてなる複数対
の相補データ線と、 上記複数対の相補データ線と直交するように配置されて
なる複数からなるワード線と、 上記ワード線と一対の相補データ線のうちの一方のデー
タ線との交点において、ゲートがワード線に接続され、
一方のソース，ドレインが上記データ線に接続されてな
るアドレス選択用MOSFET及びかかるアドレス選択用MOSF
ETの他方のソース，ドレインに拡散層側の電極が接続さ
れ、ゲート側の電極に電源電圧が印加されたMOS容量に
より構成された情報記憶用のキャパシタからなるダイナ
ミック型メモリセルと、 上記一対からなる相補データ線に対してそれぞれ設けら
れ、対応する相補データ線対を短絡する第１のスイッチ
MOSFET及びかかる相補データ線にプリチャージ電圧を供
給する一対の第２のスイッチMOSFETからなる複数のプリ
チャージ回路と、 電源電圧を1/2に分圧した上記プリチャージ電圧を上記
複数のプリチャージ回路に対して共通に供給する電圧回
路とを備え、 上記センスアンプの増幅部とプリチャージ回路とを相補
データ線の一端側に並べて配置し、上記増幅部のＰチャ
ンネル型MOSFETとＮチャンネル型MOSFETのソースが共通
に接続されてなる一対の共通ソース線及びプリチャージ
回路のMOSFETのゲートが共通に接続される制御信号線及
びプリチャージ電圧供給線とをワード線に対して平行と
なるように延長して配置してなることを特徴とするダイ
ナミック型RAM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067708A JPH0812759B2 (ja) | 1984-04-06 | 1984-04-06 | ダイナミック型ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59067708A JPH0812759B2 (ja) | 1984-04-06 | 1984-04-06 | ダイナミック型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60212894A JPS60212894A (ja) | 1985-10-25 |
| JPH0812759B2 true JPH0812759B2 (ja) | 1996-02-07 |
Family
ID=13352724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59067708A Expired - Lifetime JPH0812759B2 (ja) | 1984-04-06 | 1984-04-06 | ダイナミック型ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812759B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63140489A (ja) * | 1986-12-01 | 1988-06-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5771580A (en) * | 1980-10-22 | 1982-05-04 | Fujitsu Ltd | Semiconductor memory device |
| JPS5771579A (en) * | 1980-10-22 | 1982-05-04 | Fujitsu Ltd | Semiconductor memory device |
-
1984
- 1984-04-06 JP JP59067708A patent/JPH0812759B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60212894A (ja) | 1985-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |