JPH0377596B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、MOSFET（絶縁ゲート形電界効
果トランジスタ）で構成された記憶装置に関する
もので、例えば、一対の平行に配置された相補デ
ータ線対を短絡して、Vcc／２にプリチヤージを
行うとともに、そのセンスアンプとしてラツチ形
態のCMOS（相補型MOS）インバータを用いたダ
イナミツク型RAM（ランダム・アクセス・メモ
リ）に有効な技術に関するものである。 〔背景技術〕 本願発明者等は、この発明に先立つてアドレス
信号の変化を検出して内部回路の動作に必要な各
種タイミング信号を形成するものとした擬似スタ
テイツク型RAMを既に開発した。すなわち、情
報を電荷の形態で記憶するキヤパシタとアドレス
選択用MOSFETとによつて構成されるダイナミ
ツク型メモリセルを用いるとともに、その周辺回
路をCMOSスタテイツク型回路で構成し、上記
アドレス信号の変化を検出して必要なタイミング
信号を得ることによつて、外部からはスタテイツ
ク型RAMと同等に扱えるようにするものであ
る。 このMOS記憶装置の要部回路を第１図に示す。
代表として示されている記憶用キヤパシタCsと
アドレス選択用MOSFETQ１５で構成された
1MOS型メモリセルがマトリツクス状に配置され
ている。上記メモリセルは、代表として示されて
いる一対の平行に配置された相補データ線Ｄ，
のいずれか一方に、その入出力ノードが結合され
たいわゆる２交点方式で配置される。 上記相補データ線Ｄ，のブリチヤージは、プ
リチヤージパルスφpcrを受けて相補データ線Ｄ，
Ｄを短絡して、データ線Ｄ，をVcc／２にプリ
チヤージするMOSFETQ１４により構成される。
センスアンプは、電源電圧Vccと回路の接地電位
VssにそれぞれｐチヤンネルMOSFETとｎチヤ
ンネルMOSFETで構成されたパワースイツチ
MOSFETQ１２，Ｑ１０が設けられたCMOS（相
補型MOS）ラツチ回路で構成され、その一対の
入出力ノードは、上記相補データ線Ｄ，に結合
されている。タイミングパルスφpa及びpaは、
上記パワースイツチMOSFETQ１０，Ｑ１２を
制御するためのものである。パワースイツチ
MOSFETQ１０，Ｑ１２は、プリチヤージ直前
にオフ状態にされる。これにより相補データ線
Ｄ，は前の読み出し又は書込み動作に従つて
Vcc、Vssレベルをフローテイング状態で保持す
る。そして、上記プリチヤージMOSFETQ１４
のオンにより上記相補データ線Ｄ，を短絡す
る。これにより両データ線Ｄ，をVcc／２にプ
リチヤージする。このように相補データ線対のプ
リチヤージは、一対の相補データ線を単に短絡さ
せることにより、約Vcc／２の中間レベルにする
ものであるので、データ線を０ボルトからVccレ
ベルまでチヤージアツプするものに比べ、そのレ
ベル変化量が小さく、プリチヤージMOSFETの
ゲート電圧を通常の論理レベル（Vcc）を用いて
も十分に非飽和状態でオンさせることが出来るか
らプリチヤージ動作を高速に、しかも低消費電力
の下に行うことができる。 そして、上記のように、プリチヤージレベルを
約Vcc／２の中間レベルにするものであるので、
メモリセルの読み出し時においても、メモリセル
のスイツチMOSFETのゲート電圧（ワード線選
択電圧）として通常の論理レベル（Vcc）を用い
ても十分に非飽和状態でオンさせることが出来る
から、ブートストラツプ電圧を用いることなく、
情報記憶キヤパシタの全電荷読み出しが可能とな
る。 また、読み出し基準電圧は、メモリセルが選択
されない一方のデータ線のプリチヤージレベルを
利用しているので、読み出し基準電圧を形成する
ダミーセルは、あつてもなくてもよい。 上記プリチヤージ動作において、次のような問
題の生じることが本願発明者の研究によつて明ら
かにされた。すなわち、プリチヤージ動作におい
て、相補データ線対が約Vcc／２にプリチヤージ
されることによつて、上記センスアンプを構成す
るラツチ形態のCMOSインバータに中間レベル
が供給されること、及びパワースイツチ
MOSFETのオフ状態によつて、センスアンプの
両電圧端子（共通化された電源供給源Ｎ１，Ｎ
２）はフローテイング状態での電圧Vccと0Vを
保持している。したがつて、上記中間レベルの供
給によつてCMOSラツチ回路を構成する
MOSFETQ６〜Ｑ９が全てオン状態となつて、
相補データ線対Ｄ，とセンスアンプの電源供給
線Ｎ１，Ｎ２との間も接続されてしまう。 このため、相補データ線対間の電荷分散の他に
センスアンプの電源供給線の寄生容量との電荷分
散が行われる。上記相補データ線対の寄生容量
は、同じ数のメモリセルが接続されることによつ
てほゞ等しく設定されている。しかし、上記セン
スアンプの電源供給線は、電源電圧側にはｐチヤ
ンネルMOSFETQ７，Ｑ９とＱ１２のソースと
ドレインが接続され、接地電位側にはｎチヤンネ
ルMOSFETQ６，Ｑ８とＱ１０のソースとドレ
インが接続されるので、その寄生容量値がアンバ
ランスとなる。このため、上記相補データ線対の
プリチヤージレベルが変動して、動作マージンを
悪化させる原因になる。 〔発明の目的〕 この発明の目的は、動作マージンの改善を図つ
たMOS記憶装置を提供することにある。 この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。 〔発明の概要〕 本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、相補データ線対を短絡することに
よつてプリチヤージを行うメモリアレイのセンス
アンプとしてCMOSラツチ回路を用いるとき、
その共通化された一対の電源共通線もプリチヤー
ジ期間に短絡することによつて、センスアンプを
構成するMOSFETをオフ状態にする。これによ
つて、電源供給線における寄生容量が相補データ
線対のプリチヤージ動作に影響を及ぼすのを防止
するものである。 〔実施例〕 第２図には、この発明の一実施例のブロツク図
が示されている。 同図において、点線で囲まれた各回路ブロツク
は、公知の半導体集積回路の製造技術によつて、
シリコンのような１個の半導体基板上において形
成され、例えば、端子Ｄ０〜Ｄ７，Ａ０〜Ａ１
４，，，Ｈ及びVcc，Vssは、その外
部端子とされ、端子Vcc，Vssには図示しない適
当な外部電源装置から給電が行われる。 回路記号Ｍ−ARYで示されているのは、メモ
リアレイであり、記憶用キヤパシタとアドレス選
択用MOSFETで構成された1MOS型メモリセル
がマトリツクス状に配置されて構成されている。
この実施例では、特に制限されないが、上記メモ
リセルは一対の平行に配置された相補データ線
Ｄ，のいずれか一方に、その入出力ノードが結
合されたいわゆる２交点方式で配置される。 回路記号PC１で示されているのは、データ線
プリチヤージ回路であり、プリチヤージパルス
φpcrを受けて、相補データ線Ｄ，を短絡して
Vcc／２にプリチヤージするMOSFETにより構
成される。 回路記号SAで示されているのは、センスアン
プであり、特に制限されないが、電源電圧Vccと
回路の接地電位Vssにそれぞれパワースイツチ
MOSFETが設けられたCMOS（相補型MOS）ラ
ツチ回路で構成され、その一対の入出力ノード
は、上記相補データ線Ｄ，に結合されている。
後で第３図を用いて説明するが、上記パワースイ
ツチMOSFETは、複数のCMOSラツチ回路に対
して共通に使われる。 タイミングパルスφpa１，pa１及びφpa２，
φpa２は、上記パワースイツチMOSFETを制御
するためのものである。パワースイツチ
MOSFETは、プリチヤージ直前にオフ状態にさ
れる。これにより相補データ線Ｄ，はフローテ
イング状態でVcc、Vssレベルを保持する。そし
て、上記プリチヤージMOSFETのオンにより上
記相補データ線Ｄ，Ｄが短絡され、Vcc／２にプ
リチヤージされる。この実施例のようにメモリア
レイのプリチヤージ動作を、一対の相補データ線
（後述する共通相補データ線も同様である）を単
に短絡させることにより、上述したと同様な各種
の効果が得られる。また、上記パワースイツチ
MOSFETのオンによりにより複数のCMOSラツ
チ回路のそれぞれに電源電圧Vccと回路の接地電
位とを供給する電源供給線Ｎ１，Ｎ２との間には
上記プリチヤージ期間にオン状態にされるリセツ
ト用のMOSFETが設けられる。 なお、上記タイミング信号φpa１，pa１とは
互いに相補的な信号であり、タイミング信号φpa
２，とpa２も互いに相補的な信号である。図
面を簡単にするために、同図においては、タイミ
ング信号φpa１，pa１を合わせてφpa１と表
し、タイミング信号φpa２，pa２を合わせて
φpa２と表している。 回路記号Ｃ−SWで示されているのは、カラム
スイツチであり、カラム選択信号に従つて、選択
された相補データ線を共通相補データ線に結合さ
せる。 回路記号Ｒ−ADBで示されているのは、ロウ
アドレスバツフアであり、外部端子Ａ０〜Ａ８か
らの外部アドレス信号を受けて、内部相補アドレ
ス信号ａ０〜ａ８，０〜８を形成する。な
お、以後の説明及び図面では、一対の内部相補ア
ドレス信号、例えばａ０，０を内部相補アドレ
ス信号ａ０と表すことにする。したがつて、上記
内部相補アドレス信号ａ０〜ａ８，０〜８
は、ａ０〜ａ８と表す。 回路記号Ｃ−ADBで示されているのは、カラ
ムアドレスバツフアであり、外部端子Ａ９〜Ａ１
４からの外部アドレス信号を受けて、内部相補ア
ドレス信号ａ９〜ａ１４，９〜１４を形成す
る。なお、上述した内部相補アドレス信号の表し
方に従つて、図面及び以下の説明では、上記内部
相補アドレス信号ａ９〜ａ１４，９〜１４を
ａ９〜ａ１４と表す。 回路記号Ｒ−DCRで示されているのは、ロウ
アドレスデコーダであり、後述するマルチプレク
サMPXを介した内部相補アドレス信号ａ０〜ａ
８を受けて、Ｍ−ARYのワード線選択信号を形
成する。このワード線選択信号は、ワード線選択
タイミング信号φxに同期して、Ｍ−ARYに伝え
られる。 回路記号Ｃ−DCRで示されているのは、カラ
ムアドレスデコーダであり、内部相補アドレス信
号ａ９〜ａ１４を受けて、Ｍ−ARYのデータ線
選択信号を形成する。このデータ線選択信号は、
データ線選択タイミング信号φyに同期して、カ
ラムスイツチＣ−SWに伝えられる。 回路記号PC２で示されているのは、共通相補
データ線のプリチヤージ回路であり、特に制限さ
れないが、プリチヤージパルスφpcdを受けて共
通相補データ線を短絡する上記プリチヤージ回路
PC１と同様なMOSFETにより構成されている。 回路記号MAで示されているのは、メインアン
プであり、上記センスアンプSAと同様な回路構
成とされる。また、特に制限されないが、その一
対の電源供給線間に、上記センスアンプSAと同
様なリセツト用のMOSFETが設けられる。タイ
ミングパルスφma１，ma１及びφma２，２
は、そのパワースイツチMOSFETを制御するた
めのものである。なお、このタイミング信号
φma１とφma１とは、互いに相補的な信号であ
り、タイミング信号φma２とma２も互いに相
補的な信号である。同図においては、タイミング
信号φma１，ma１を合わせてφma１と表し、
タイミング信号φma２，ma２を合わせてφma
２と表している。 回路記号DOBで示されているのは、データ出
力バツフアであり、読み出しタイミングパルス
rwにより、メインアンプMAからの読み出しデ
ータを外部端子Ｄ０〜Ｄ７にそれぞれ送出する。
なお、書込み時には、読み出しタイミングパルス
φrwによりこのDOBは、不動作状態（出力ハイ
インピーダンス）にされる。 回路記号DIBで示されているのは、データ入力
バツフアであり、書込みタイミングパルスφrwに
より、外部端子Ｄ０〜Ｄ７からの書込みデータを
共通相補データ線に伝える。なお、読み出し時に
は、書込みタイミングパルスφrwによりこのDIB
は不動作状態にされる。 上述した各種タイミング信号は、次の各回路ブ
ロツクにより形成される。 回路記号REGで示されているのは、特に制限
されないが、アドレス信号ａ０〜ａ８（又は０
〜８）を受けて、その立ち上がり又は立ち下が
りのエツジを検出するエツジトリガ回路である。 回路記号CEGで示されているのは、特に制限
されないが、アドレス信号ａ９〜ａ１４（又は
９〜１４）を受けて、その立ち上がり又は立ち
下がりのエツジを検出するエツジトリガ回路であ
る。 上記エツジトリガ回路REGは、特に制限され
ないが、アドレス信号ａ０〜ａ８と、その遅延信
号とをそれぞれ受ける排他的論理和回路と、これ
らの排他的論理和回路の出力信号を受ける論理和
回路とによつて構成される。すなわち、アドレス
信号とそのアドレス信号の遅延信号とを受ける排
他的回路が各アドレス信号に対して設けられてい
る。この場合９個の排他的論理和回路が設けられ
ており、この９個の排他的論理和回路の出力信号
が論理和回路に入力されている。このエツジトリ
ガ回路REGは、アドレス信号ａ０〜ａ８のうち
いずれかが変化すると、その変化タイミングに同
期したエツジ検出パルスφrを形成する。 上記エツジトリガ回路CEGは、上記エツジト
リガ回路REGと同様な構成にされている。すな
わち、アドレス信号ａ９〜ａ１４と、その遅延信
号とをそれぞれ受ける排他的論理和回路と、これ
らの排他的論理和回路の出力信号を受ける論理和
回路とによつて構成されている。このエツジトリ
ガ回路CEGは、上記エツジトリガ回路REGと同
様に、アドレス信号ａ９〜ａ１４のうちいずれか
が変化したとき、その変化タイミングに同期した
エツジ検出パルスφcを形成する。 回路記号TGで示されているのは、タイミング
発生回路であり、上記代表として示された主要な
タイミング信号等を形成する。すなわち、このタ
イミング発生回路TGは、エツジ検出パルスφr，
φcの他、外部端子から供給されるライトイネー
ブル信号、チツプ選択信号を受けて、上記
一連のタイミングパルスを形成する。 回路記号MPXで示されているのは、マルチプ
レクサであり、後述する自動リフレツシユ回路
REFからの制御信号φrefに従つて、上記アドレ
スバツフアＲ−ADBで形成された内部相補アド
レス信号ａ０〜ａ８と、上記自動リフレツシユ回
路REFで形成された内部相補アドレス信号ａ０
〜ａ８とを選択的に上記デコーダＲ−DCRに伝
える。 回路記号Vbb−Ｇで示されているのは、基板バ
イアス電圧発生回路である。 回路記号REFで示されているのは、自動リフ
レツシユ回路であり、フレツシユアドレスカウン
タ、タイマー等を含んでおり、外部端子からのリ
フレツシユ信号をロウレベルにすることに
より起動される。 すなわち、チツプ選択信号がハイレベルの
ときにリフレツシユ信号をロウレベルにす
ると自動リフレツシユ回路REFは、制御信号
φrefによつてマルチプレクサMPXを切り換えて、
内蔵のリフレツシユアドレスカウンタからの内部
アドレス信号をロウデコーダＲ−DCRに伝えて
一本のワード線選択によるリフレツシユ動作（オ
ートリフレツシユ）を行う。また、リフレツシユ
信号をロウレベルにしつづけるとタイマー
が作動して、一定時間毎にリフレツシユアドレス
カウンタが歩進させられて、この間連続的なリフ
レツシユ動作（セルフリフレツシユ）を行う。 第３図には、上記第２図における主要な回路の
具体的一実施例の回路図が示されている。以下の
説明において、特に説明しない場合、MOSFET
はｎチヤンネル型のMOSFETである。 メモリアレイＭ−ARYは、その一対の行が代
表として示されており、一対の平行に配置された
相補データ線Ｄ，に、スイツチMOSFETQ１
５ないしＱ１８とMOS容量とで構成された複数
のメモリセルのそれぞれの入出力ノードが同図に
示すように所定の規則性をもつて配分されて結合
されている。 プリチヤージ回路PC１は、代表として示され
たMOSFETQ１４のように、相補データ線Ｄ，
Ｄ間に設けられたスイツチMOSFETQ１４によ
り構成される。 センスアンプSAは、代表として示されたｐチ
ヤンネルMOSFETQ７，Ｑ９と、ｎチヤンネル
MOSFETQ６，Ｑ８とからなるCMOS（相補型
MOS）ラツチ回路で構成され、その一対の入出
力ノードが上記相補データ線Ｄ，に結合されて
いる。また、上記ラツチ回路には、特に制限され
ないが、並列形態のｐチヤンネルMOSFETQ１
２，Ｑ１３を通して電源電圧Vccが供給され、並
列形態のｎチヤンネルMOSFETQ１０，Ｑ１１
を通して回路の接地電圧Vssが供給される。これ
らのパワースイツチMOSFETQ１０，Ｑ１１及
びMOSFETQ１２，Ｑ１３は、他の同様な行に
設けられたセンスアンプSAに対して共通に用い
られる。このように構成された一対の電源供給線
Ｎ１，Ｎ２間には、上記プリチヤージ期間にオン
状態となるリセツト用MOSFETQ４５が設けら
れる。 上記MOSFETQ１０，Ｑ１２のゲートには、
センスアンプSAを活性化させる相補タイミング
パルスφpa１，pa１が印加され、MOSFETQ
１１，Ｑ１３のゲートには、上記タイミングパル
スφpa１，pa１より遅れた、相補タイミングパ
ルスφpa２，pa２が印加される。この理由は、
メモリセルからの微小読み出し電圧でセンスアン
プSAを動作させたとき、データ線のレベル落ち
込みを比較的小さなコンダクタンスの
MOSFETQ１０，Ｑ１２により電波制限を行う
ことにより防止する。 そして、上記SAでの増幅動作によつて相補デ
ータ線間の電位差を大きくした後、比較的大きな
コンダクタンスのMOSFETQ１１，Ｑ１３をオ
ンさせて、その増幅動作を速くする。このように
２段階に分けて、センスアンプSAの増幅動作を
行わせることによつて、相補データ像のハイレベ
ル側の落ち込みを防止しつつ、高速読み出しを行
うことができる。 ロウデコーダＲ−DCRは、その１回路分（ワ
ード線４本）が代表として示されており、例えば
アドレス信号２〜６を受けるｎチヤンネル
MOSFETQ３２〜Ｑ３６及びｐチヤンネル
MOSFETQ３７〜Ｑ４１で構成されたCMOS回
路によるNAND（ナンド）回路で上記４本分のワ
ード線選択信号が形成される。 このNAND回路の出力は、CMOSインバータ
IV１で反転され、カツトMOSFETQ２８〜Ｑ３
１を通して、MOSFETQ２４〜Ｑ２７のゲート
に伝えられる。 また、相補アドレス信号ａ０，ａ１で形成され
たデコード信号と、タイミングパルスφxとの組
合せで形成された４通りのワード線選択タイミン
グ信号φx００ないしφx１１が上記MOSFETQ２
４〜Ｑ２７を介して各ワード線に伝えられる。ま
た、各ワード線と接地電位との間には、
MOSFETQ２０〜Ｑ２３が設けられ、そのゲー
トに上記NAND回路の出力が印加されることに
よつて、非選択時のワード線を接地電位に固定さ
せるものである。 上記ワード線には、リセツト用のMOSFETQ
１ないしＱ４が設けられており、リセツトパルス
φpwを受けてこれらのMOSFETQ１〜Ｑ４がオ
ンすることによつて、選択されたワード線が接地
レベルにリセツトされる。 カラムスイツチＣ−SWは、代表として示され
ているMOSFETQ４２，Ｑ４３のように、相補
データ線Ｄ，と共通相補データ線CD，を選
択的に結合させる。これらのMOSFETQ４２，
Ｑ４３のゲートには、カラムデコーダＣ−DCR
からの選択信号が供給される。 上記共通相補データ線CD，間には、上記同
様なプリチヤージ回路PC２を構成するプリチヤ
ージMOSFETQ４４が設けられている。 この共通相補データ線CD，には、上記セン
スアンプSAと同様な回路構成のメインアンプ
MAの一対の入出力ノードが結合されている。 なお、第２図のブロツク図では、×８ビツト構
成とされているが、この実施例ではそのうち１ビ
ツト分のメモリアレイを示している。 〔効果〕 相補データ線対のプリチヤージにおいて、セン
スアンプSAの一対の電源供給線を短絡してほゞ
相補データ線対の同様な中間レベルにリセツトす
るものである。したがつて、上記相補データ線対
のプリチヤージ動作によつて相補データ線対が中
間レベルとなつてもセンスアンプSAを構成する
増幅MOSFETがオンすることはない。すなわ
ち、上記プリチヤージ期間において増幅
MOSFETのゲート側が接続される相補データ線
と増幅MOSFETのソース側が接続される電源供
給線とがほゞ同電位となるので、これらの増幅
MOSFETはオフ状態になるものである。これに
より、読み出し動作時に基準電圧として用いられ
る相補データ線対のプリチヤージ電位は、精度良
く、安定した約Vcc／２のレベルとすることがで
きるから、動作マージンの拡大を図ることができ
るという効果が得られる。 以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、上記ダイナミツク型RAMを構成
する各回路ブロツクの具体的回路路構成は、種々
の変形を採ることができるものである。また、記
憶ベツトは、×１等種々の変形を採ることができ
るものである。また、電源供給線を短絡する
MOSFETは、複数個設けるものであつてもよ
い。 〔利用分野〕 この発明は、相補データ線対のVcc／２にプリ
チヤージするとともに、CMOSラツチ回路で構
成されたセンスアンプを用いるMOS記憶装置に
広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明に先立つて開発された
MOS記憶装置の要部回路図、第２図は、この発
明の一実施例を示すブロツク図、第３図は、その
主要な回路の具体的一実施例を示す回路図であ
る。 Ｍ−ARY……メモリアレイ、PC１……プリチ
ヤージ回路、SA……センスアンプ、Ｒ−ADB…
…ロウアドレスバツフア、Ｃ−SW……カラムス
イツチ、Ｃ−ADB……アラムアドレスバツフア、
Ｒ−DCR……ロウアドレスデコーダ、Ｃ−DCR
……カラムアドレスデコーダ、PC２……プリチ
ヤージ回路、MA……メインアンプ、REG，
CEG……エツジトリガ回路、TG……タイミング
発生回路、REF……自動フレツシユ回路、DOB
……データ出力バツフア、DIB……データ入力バ
ツフア、MPX……マルチプレクサ、Vbb−Ｇ…
…基板バイアス回路。

Claims (1)

1. 【特許請求の範囲】 １ 一対の平行に配置された相補データ線対を短
   絡することによつて、そのプリチヤージを行うプ
   リチヤージ回路と、上記一対の相補データ線対に
   一対の入出力端子が接続されたラツチ形態の
   CMOSインバータで構成されたセンスアンプと、
   上記センスアンプの一対の電圧端子と電源電圧端
   子、接地電位端子との間にそれぞれ設けられたパ
   ワースイツチMOSFETと、上記プリチヤージ期
   間にオン状態となつてセンスアンプの一対の電圧
   端子間を短絡するリセツト用MOSFETとを含む
   ことを特徴とするMOS記憶装置。 ２ 上記データ線にその入出力端子が接続される
   情報記憶のためのメモリセルは、情報記憶用キヤ
   パシタと、アドレス選択用のMOSFETとにより
   構成され、このメモリセルの書込み及び読み出し
   のための周辺回路は、CMOS回路で構成される
   ものであることを特徴とする特許請求の範囲第１
   項記載のMOS記憶装置。 ３ 上記パワースイツチMOSFETは、比較的早
   いタイミングでセンスアンプを動作状態にする電
   源電圧側のｐチヤンネルMOSFETと接地電位側
   のｎチヤンネルMOSFETと、上記タイミングよ
   り遅れてオン状態となる電源電圧側のｐチヤンネ
   ルMOSFETと接地電位側のｎチヤンネル
   MOSFETにより構成されるものであることを特
   徴とする特許請求の範囲第１又は第２項記載の
   MOS記憶装置。