JPH0612623B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0612623B2 JPH0612623B2 JP58178128A JP17812883A JPH0612623B2 JP H0612623 B2 JPH0612623 B2 JP H0612623B2 JP 58178128 A JP58178128 A JP 58178128A JP 17812883 A JP17812883 A JP 17812883A JP H0612623 B2 JPH0612623 B2 JP H0612623B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate bias
- mos
- threshold voltage
- effect transistor
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は半導体装置のクロック発生器等に用いられるイ
ンバータの改良に関する。
ンバータの改良に関する。
現在、半導体記憶装置、特にＤＲＡＭにおいては、アク
セスタイムをより高速にし、かつ、信頼性を高める目的
で、基板に電源を与えている。ｎチャネルMOSFETにより
６４ＫＤＲＡＭでは、基板バイアスをチップ内部で発生
して、約−３Ｖ程度に保つようにしている。これによ
り、ｐｎ接合の容量が減少し、アクセスタイムがより高
速になり、また、基板バイアスが深くなるほど、MOSFET
のしきい値電圧の変動が小さくなり、より信頼性が高ま
る。
セスタイムをより高速にし、かつ、信頼性を高める目的
で、基板に電源を与えている。ｎチャネルMOSFETにより
６４ＫＤＲＡＭでは、基板バイアスをチップ内部で発生
して、約−３Ｖ程度に保つようにしている。これによ
り、ｐｎ接合の容量が減少し、アクセスタイムがより高
速になり、また、基板バイアスが深くなるほど、MOSFET
のしきい値電圧の変動が小さくなり、より信頼性が高ま
る。
しかし、実際は、基板バイアスはチップ内部で発生して
いるために、非常に変動し、このため、MOSFETのしきい
値電圧が変化して、各回路の動作スピードが著しく変化
する。これに伴ない、クロック発生器からクロックが発
生させるタイミングがずれるために、センスアンプ、ア
ドレスバッファー、データインバッファー、データアウ
トバッファー等の各基本回路が正常に動作しなくなる等
の問題があった。
いるために、非常に変動し、このため、MOSFETのしきい
値電圧が変化して、各回路の動作スピードが著しく変化
する。これに伴ない、クロック発生器からクロックが発
生させるタイミングがずれるために、センスアンプ、ア
ドレスバッファー、データインバッファー、データアウ
トバッファー等の各基本回路が正常に動作しなくなる等
の問題があった。
なお、内部で発生させる基板バイアスは、例えば、ビッ
ト線のセンス動作中に大きく変動する。ＤＲＡＭの場
合、センス前には、全ビット線は電源電圧Ｖｃｃにプリ
チャージされており、センスが開始されると同時に、半
数のビット線の電位が、Ｖｃｃから、アース電圧Ｖｓｓ
に低下する。この時、電位の低下するビット線のｎ+層
と基板のｐ層との間の容量結合により、基板バイアスも
低下するのである。これによって、MOSFETのしきい値電
圧が突然高くなり、回路の動作スピードが遅くなってし
まう。
ト線のセンス動作中に大きく変動する。ＤＲＡＭの場
合、センス前には、全ビット線は電源電圧Ｖｃｃにプリ
チャージされており、センスが開始されると同時に、半
数のビット線の電位が、Ｖｃｃから、アース電圧Ｖｓｓ
に低下する。この時、電位の低下するビット線のｎ+層
と基板のｐ層との間の容量結合により、基板バイアスも
低下するのである。これによって、MOSFETのしきい値電
圧が突然高くなり、回路の動作スピードが遅くなってし
まう。
本発明は、上記の事柄に鑑みて、なされたもので、半導
体装置において、基板バイアスの変動に対して有効な、
クロック発生器等に用いられるインバータおよび、基本
構成回路を提供することである。
体装置において、基板バイアスの変動に対して有効な、
クロック発生器等に用いられるインバータおよび、基本
構成回路を提供することである。
クロック発生器等に用いられるインバータにおいて、ド
ライバ側のMOSFETのゲートとコースの間に、上記MOSFET
よりも基板バイアスの変動に対するしきい値電圧の変動
大きいＭＯＳキャパシタを接続して、基板バイアスの変
動に対して、動作スピードの変化しないインバータを実
現している。
ライバ側のMOSFETのゲートとコースの間に、上記MOSFET
よりも基板バイアスの変動に対するしきい値電圧の変動
大きいＭＯＳキャパシタを接続して、基板バイアスの変
動に対して、動作スピードの変化しないインバータを実
現している。
〔発明の効果〕 本発明によれば、基板バイアスが変動しても、半導体装
置のクロック発生器等に用いられるインバータは一定の
スピードで動作するために、設計通りのタイミングで、
クロック発生され、ＤＲＡＭ等の半導体記憶装置であれ
ばセンスアンプ等の基本回路が正常に動作する。これに
より、信頼性の高い半導体装置が得られる。
置のクロック発生器等に用いられるインバータは一定の
スピードで動作するために、設計通りのタイミングで、
クロック発生され、ＤＲＡＭ等の半導体記憶装置であれ
ばセンスアンプ等の基本回路が正常に動作する。これに
より、信頼性の高い半導体装置が得られる。
本発明の一実施例を実験結果および、図面を用いて、具
体的に説明する。
体的に説明する。
第１図(a)，(b)はそれぞれｎチャネルMOSFETの３極管特
性領域および、５極管特性領域のしきい値電圧の基板バ
イアス特性の実測結果を示したものである。実測したMO
SFETのマスク寸法上のゲートの幅Ｗとゲート長Ｌの比Ｗ
／Ｌをパラメータにとっている。ゲート絶縁膜は１５０
Å，ｘｊは0.23μｍである。Ａ〜ＥはＷ／Ｌ＝10／10，
10／2.0，10／1.6，10／1.2，10／1.0，Ｆ〜ＨはＷ／Ｌ
＝10／10，10／2.0，10／1.0を夫々示す。50Ωcmの高抵
抗基板を用いているため、ドレイン，ソースのＮ+層
と、基板Ｐ層の間の空乏層が、基板側に大きく拡がって
おり、基板バイアスの絶対値が大きくなるほど空乏層が
基板側に拡がるため、短チャネル効果が顕著になってい
る。
性領域および、５極管特性領域のしきい値電圧の基板バ
イアス特性の実測結果を示したものである。実測したMO
SFETのマスク寸法上のゲートの幅Ｗとゲート長Ｌの比Ｗ
／Ｌをパラメータにとっている。ゲート絶縁膜は１５０
Å，ｘｊは0.23μｍである。Ａ〜ＥはＷ／Ｌ＝10／10，
10／2.0，10／1.6，10／1.2，10／1.0，Ｆ〜ＨはＷ／Ｌ
＝10／10，10／2.0，10／1.0を夫々示す。50Ωcmの高抵
抗基板を用いているため、ドレイン，ソースのＮ+層
と、基板Ｐ層の間の空乏層が、基板側に大きく拡がって
おり、基板バイアスの絶対値が大きくなるほど空乏層が
基板側に拡がるため、短チャネル効果が顕著になってい
る。
また、第１図(a)と(b)を比較すると、同じＷ／ＬのMOSF
ETでも３極管特性領域のしきい値電圧の方が、５極管特
性領域のしきい値電圧よりも大きくなっている。特に、
この現象は、基板バイアスの絶対値が大きくなったり、
Ｌが小さくなると顕著になっている。
ETでも３極管特性領域のしきい値電圧の方が、５極管特
性領域のしきい値電圧よりも大きくなっている。特に、
この現象は、基板バイアスの絶対値が大きくなったり、
Ｌが小さくなると顕著になっている。
上記のようなMOSFETの実測結果から、本発明の一実施例
を第２図を用いて具体的に説明する。第２図(a)はｎチ
ャネルMOSFETで構成されたクロック発生器で、(b)は、
その簡単な入力出クロックのタイミング図である。な
お、Ｑ１〜Ｑ１１はｎチャネルMOSFETで、Ｑ１２，Ｑ１
３は、MOSFETのドレインとソースを接続したｎチャネル
ＭＯＳキャパシタで、Ｖｃｃ，Ｖｓｓはそれぞれ電源電
圧とアース電圧で、φ1とφ2は入力クロックで、φ３が
出力クロックで、Ａ，Ｂ，Ｃ，Ｄ，Ｅはノード名で、ｔ
1〜ｔ５は時刻である。
を第２図を用いて具体的に説明する。第２図(a)はｎチ
ャネルMOSFETで構成されたクロック発生器で、(b)は、
その簡単な入力出クロックのタイミング図である。な
お、Ｑ１〜Ｑ１１はｎチャネルMOSFETで、Ｑ１２，Ｑ１
３は、MOSFETのドレインとソースを接続したｎチャネル
ＭＯＳキャパシタで、Ｖｃｃ，Ｖｓｓはそれぞれ電源電
圧とアース電圧で、φ1とφ2は入力クロックで、φ３が
出力クロックで、Ａ，Ｂ，Ｃ，Ｄ，Ｅはノード名で、ｔ
1〜ｔ５は時刻である。
第２図(a)のクロック発生器において、初期状態では、
Ｖｃｃの電位を持つクロックφ１が入力されて、ノード
Ａの電位はＶｓｓに、ノードＢの電位はＶｃｃ−β１に
なっている。ただしβ1はMOSFETQ３のしきい値電圧であ
る。
Ｖｃｃの電位を持つクロックφ１が入力されて、ノード
Ａの電位はＶｓｓに、ノードＢの電位はＶｃｃ−β１に
なっている。ただしβ1はMOSFETQ３のしきい値電圧であ
る。
時刻ｔ0でクロックφ１がＶｓｓになり、時刻ｔ１でク
ロックφ２がＶｃｃになると、それからある時間におい
て、時刻ｔ２でクロックφ３が発生される。この時刻ｔ
1とｔ2の間の遅延時間は、MOSFETＱ１〜Ｑ４の２つのイ
ンバータで作られるが、ノードＡとＶｓｓの間に、ＭＯ
ＳキャパシタＱ13を付加して、基板バイアスの変動に対
して、上記遅延時間が変動しないようにＱ１３のゲート
長Ｌの長さをＱ４のＬの長さよりも長くする。すなわ
ち、時刻ｔ１でクロックφ２が入力すると、ノードＡの
電位は、徐々に上がり、MOSFETＱ４が導通状態になり、
MOSFETＱ７，Ｑ９，Ｑ１１，Ｑ５，Ｑ６のゲートおよび
チャネルに蓄えられている電荷が放電し、ノードＢの電
位がＶｃｃ−β1から、完全にＶｓｓまで下がるスピー
ドで、上記遅延時間が決まるのであるが、ＭＯＳキャパ
シタＱ１３の方が、MOSFETＱ４よりもＬが長い分だけ短
チャネル効果の影響を受けず、ＭＯＳキャパシタのしき
い値電圧が、MOSFETＱ４より高くなるため基板バイアス
が深くなるほどノードＡの電位は速く上がる。このよう
に、基板バイアスを深くすると、MOSFETＱ４にＭＯＳキ
ャパシタＱ１３のしきい値電圧に差が開き、ノードＡの
実効的な負荷容量が減少することは、単に、短チャネル
効果によるのではなく、MOSFETＱ４はノードＡの電位が
ノードＢの電位よりもMOSFETＱ４のしきい値電圧分高く
なるまで、５極管特性領域で導通するため、ドレイン近
傍の空乏層が伸び、３極管特性領域で導通するＭＯＳキ
ャパシタＱ１３よりもしきい値電圧は低くなる。
ロックφ２がＶｃｃになると、それからある時間におい
て、時刻ｔ２でクロックφ３が発生される。この時刻ｔ
1とｔ2の間の遅延時間は、MOSFETＱ１〜Ｑ４の２つのイ
ンバータで作られるが、ノードＡとＶｓｓの間に、ＭＯ
ＳキャパシタＱ13を付加して、基板バイアスの変動に対
して、上記遅延時間が変動しないようにＱ１３のゲート
長Ｌの長さをＱ４のＬの長さよりも長くする。すなわ
ち、時刻ｔ１でクロックφ２が入力すると、ノードＡの
電位は、徐々に上がり、MOSFETＱ４が導通状態になり、
MOSFETＱ７，Ｑ９，Ｑ１１，Ｑ５，Ｑ６のゲートおよび
チャネルに蓄えられている電荷が放電し、ノードＢの電
位がＶｃｃ−β1から、完全にＶｓｓまで下がるスピー
ドで、上記遅延時間が決まるのであるが、ＭＯＳキャパ
シタＱ１３の方が、MOSFETＱ４よりもＬが長い分だけ短
チャネル効果の影響を受けず、ＭＯＳキャパシタのしき
い値電圧が、MOSFETＱ４より高くなるため基板バイアス
が深くなるほどノードＡの電位は速く上がる。このよう
に、基板バイアスを深くすると、MOSFETＱ４にＭＯＳキ
ャパシタＱ１３のしきい値電圧に差が開き、ノードＡの
実効的な負荷容量が減少することは、単に、短チャネル
効果によるのではなく、MOSFETＱ４はノードＡの電位が
ノードＢの電位よりもMOSFETＱ４のしきい値電圧分高く
なるまで、５極管特性領域で導通するため、ドレイン近
傍の空乏層が伸び、３極管特性領域で導通するＭＯＳキ
ャパシタＱ１３よりもしきい値電圧は低くなる。
したがって、基板バイアスを深くすると、ノードＡの電
位は速く上昇するが、MOSFETＱ４のしきい値電圧は基板
バイアス効果により、高くなるため、クロックφ２が入
力されてから、ノードＢの電位がＶｓｓに下がるまでの
時間は変化せずに、クロックφ３が発生される遅延時間
も一定となる。
位は速く上昇するが、MOSFETＱ４のしきい値電圧は基板
バイアス効果により、高くなるため、クロックφ２が入
力されてから、ノードＢの電位がＶｓｓに下がるまでの
時間は変化せずに、クロックφ３が発生される遅延時間
も一定となる。
以上、本発明の一実施例としてｎチャネルＭＯＳＦＥＴ
で構成されたクロック発生器の例を説明したが、ｐチャ
ネルＭＯＳＦＥＴを含むクロック発生器においても同様
であり、本発明は有効である。
で構成されたクロック発生器の例を説明したが、ｐチャ
ネルＭＯＳＦＥＴを含むクロック発生器においても同様
であり、本発明は有効である。
第３図のように、第２図(a)のＭＯＳキャパシタＱ１３
よりも基板バイアス効果の小さいＭＯＳキャパシタＱ１
４と基板バイアス効果の大きいＭＯＳキャパシタＱ１５
を加えた場合でも、本発明は有効である。
よりも基板バイアス効果の小さいＭＯＳキャパシタＱ１
４と基板バイアス効果の大きいＭＯＳキャパシタＱ１５
を加えた場合でも、本発明は有効である。
また、基板バイアス効果が段階的に大きくなるようにゲ
ート長Ｌを段階的に長くした複数個のＭＯＳキャパシタ
をノードＡに接続した場合でも、本発明は有効である。
ート長Ｌを段階的に長くした複数個のＭＯＳキャパシタ
をノードＡに接続した場合でも、本発明は有効である。
さらに、クロック発生器のみならず、半導体装置を構成
するインバータ回路で、基板バイアス効果がドライバの
MOSFETよりも大きいＭＯＳキャパシタをドライバのMOSF
ETのゲートとソースの間に接続した場合でも本発明は有
効である。
するインバータ回路で、基板バイアス効果がドライバの
MOSFETよりも大きいＭＯＳキャパシタをドライバのMOSF
ETのゲートとソースの間に接続した場合でも本発明は有
効である。
第１図(a)はゲート長の異なるMOSFETの３極管特性領域
のしきい値電圧の基板バイアス特性の実測結果を示した
特性図、第１図(b)はゲート長の異なるMOSFETの５極管
特性領域のしきい値電圧の基板バイアス特性の実測結果
を示した特性図、第２図(a)は本発明の一実施例を示す
クロック発生器の回路図、第２図(b)は第２図(a)の入出
力クロックのタイミング図、第３図は本発明の他の実施
例を示すクロック発生器の回路図である。 図において、 Ｑ１〜Ｑ１１……ｎチャネルMOSFET、Ｑ１３〜Ｑ１５…
…ｎチャネルMOSFETのソースとドレインが接続したＭＯ
Ｓキャパシタ、Ａ〜Ｅ……ノード名、φ１〜φ３……入
出力クロック、Ｖｃｃ……電源電圧、Ｖｓｓ……アース
電圧。
のしきい値電圧の基板バイアス特性の実測結果を示した
特性図、第１図(b)はゲート長の異なるMOSFETの５極管
特性領域のしきい値電圧の基板バイアス特性の実測結果
を示した特性図、第２図(a)は本発明の一実施例を示す
クロック発生器の回路図、第２図(b)は第２図(a)の入出
力クロックのタイミング図、第３図は本発明の他の実施
例を示すクロック発生器の回路図である。 図において、 Ｑ１〜Ｑ１１……ｎチャネルMOSFET、Ｑ１３〜Ｑ１５…
…ｎチャネルMOSFETのソースとドレインが接続したＭＯ
Ｓキャパシタ、Ａ〜Ｅ……ノード名、φ１〜φ３……入
出力クロック、Ｖｃｃ……電源電圧、Ｖｓｓ……アース
電圧。
Claims (5)
- 【請求項１】半導体装置のクロック発生器において、こ
のクロック発生器がインバータを含み、このインバータ
のドライバ側のＭＯＳ型電界効果トランジスタのゲート
とソースの間に接続された、基板バイアスの変化に対す
るしきい値電圧の変化量が前記ＭＯＳ型電界効果形トラ
ンジスタの基板バイアス変化に対するしきい値電圧の変
化量よりも大きいＭＯＳキャパシタを含むことを特徴と
する半導体装置。 - 【請求項２】基板バイアス電圧の絶対値が小さい時に
は、前記ＭＯＳ型電界効果トランジスタと前記ＭＯＳキ
ャパシタのしきい値電圧の差は小さく、前記基板バイア
ス電圧の絶対値が大きい時には、前記ＭＯＳ型電界効果
トランジスタのしきい値電圧は、前記ＭＯＳキャパシタ
のしきい値電圧より十分高くなることを特徴とする前記
特許請求の範囲第１項記載の半導体装置。 - 【請求項３】前記ＭＯＳキャパシタはソースとドレイン
が接続されたＭＯＳ型電界効果トランジスタであり、前
記ＭＯＳキャパシタのゲート長は、前記インバータのド
ライバ側のＭＯＳ型電界効果トランジスタのゲート長よ
りも長いことを特徴とする前記特許請求の範囲第２項記
載の半導体装置。 - 【請求項４】前記ＭＯＳ型電界効果トランジスタのゲー
トとソースの間に、基板バイアスの変化に対するしきい
値電圧の変化量が段階的に異なる複数個のＭＯＳキャパ
シタを接続することを特徴とする前記特許請求の範囲第
１項記載の半導体装置。 - 【請求項５】半導体装置の基本構成回路において、前記
基本構成回路がインバータを含み、このインバータのド
ライバ側のＭＯＳ型電界効果トランジスタのゲートとソ
ースの間に、基板バイアスの変化に対するしきい値電圧
の変化量が前記ＭＯＳ型電界効果形トランジスタの基板
バイアスの変化に対するしきい値電圧の変化量よりも大
きいＭＯＳキャパシタを含むことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178128A JPH0612623B2 (ja) | 1983-09-28 | 1983-09-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58178128A JPH0612623B2 (ja) | 1983-09-28 | 1983-09-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070589A JPS6070589A (ja) | 1985-04-22 |
| JPH0612623B2 true JPH0612623B2 (ja) | 1994-02-16 |
Family
ID=16043141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58178128A Expired - Lifetime JPH0612623B2 (ja) | 1983-09-28 | 1983-09-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612623B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123048A (en) * | 1975-04-21 | 1976-10-27 | Hitachi Ltd | Delay circuit having the transfer gate |
| JPS58118135A (ja) * | 1982-01-06 | 1983-07-14 | Hitachi Ltd | ダイナミック型ｒａｍ |
-
1983
- 1983-09-28 JP JP58178128A patent/JPH0612623B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6070589A (ja) | 1985-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5442277A (en) | Internal power supply circuit for generating internal power supply potential by lowering external power supply potential | |
| KR930008661B1 (ko) | 반도체메모리장치의 데이타입력버퍼 | |
| JPH04172711A (ja) | 半導体遅延回路 | |
| JPH02177716A (ja) | 昇圧回路 | |
| JPH0750556A (ja) | フリップフロップ型増幅回路 | |
| US6104234A (en) | Substrate voltage generation circuit | |
| JPH08181598A (ja) | 半導体装置 | |
| US5128896A (en) | Semiconductor memory drive | |
| US4433252A (en) | Input signal responsive pulse generating and biasing circuit for integrated circuits | |
| JP3315130B2 (ja) | 半導体集積回路 | |
| JPH0645911A (ja) | データアウトバッファ回路 | |
| JPH0644776A (ja) | 電圧発生回路 | |
| US4352996A (en) | IGFET Clock generator circuit employing MOS boatstrap capacitive drive | |
| Yamagata et al. | Circuit design techniques for low-voltage operating and/or giga-scale DRAMs | |
| JPH0612623B2 (ja) | 半導体装置 | |
| US4529889A (en) | Sense amplifier latch voltage waveform generator circuit | |
| US5266843A (en) | Substrate slew circuit | |
| JPH04212783A (ja) | メモリバスのプリチャージ回路 | |
| KR200273612Y1 (ko) | 노이즈에 강한 기판 바이어스전위 감지 장치 | |
| US5313111A (en) | Substrate slew circuit providing reduced electron injection | |
| KR100214275B1 (ko) | 워드라인 구동 회로와 데이타 출력버퍼 | |
| JPH0344692B2 (ja) | ||
| JP3182917B2 (ja) | 負電圧バイアス回路及び半導体記憶装置 | |
| JPH0743938B2 (ja) | 差動増幅器 | |
| JP2991300B2 (ja) | 半導体記憶装置 |