JPH0612625B2 - Ｍｏｓダイナミックメモリ - Google Patents
ＭｏｓダイナミックメモリInfo
- Publication number
- JPH0612625B2 JPH0612625B2 JP2285441A JP28544190A JPH0612625B2 JP H0612625 B2 JPH0612625 B2 JP H0612625B2 JP 2285441 A JP2285441 A JP 2285441A JP 28544190 A JP28544190 A JP 28544190A JP H0612625 B2 JPH0612625 B2 JP H0612625B2
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- JP
- Japan
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- memory
- word line
- word
- electrode
- column
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Description
【発明の詳細な説明】 この発明は１トランジスタ形MOSダイナミックRAMにおい
て、ワード線信号の遅延を補償することにより、高速に
大きな信号を得ることができるMOSダイナミックメモリ
に関するものである。
て、ワード線信号の遅延を補償することにより、高速に
大きな信号を得ることができるMOSダイナミックメモリ
に関するものである。
一般に、１トランジスタ形MOSダイナミックRAMではMOS
キャパシタに蓄積された電荷の有無を２値情報の”
１“，”０“に対応させている。そして、トランスファ
ゲートを“オン”してMOSキャパシタに蓄積された電荷
をビット線に転送する。この時、電荷の有無によってビ
ット線に生じる微少な電圧変化をセスアンプ回路で検出
するものである。なお、ビット線とトランスファゲート
を構成するワード線は通常Ｘ方向およびＹ方向に、マト
リックス状に配置されるため、どんな材料で形成するか
がメモリアレイを構成する上で重要である。
キャパシタに蓄積された電荷の有無を２値情報の”
１“，”０“に対応させている。そして、トランスファ
ゲートを“オン”してMOSキャパシタに蓄積された電荷
をビット線に転送する。この時、電荷の有無によってビ
ット線に生じる微少な電圧変化をセスアンプ回路で検出
するものである。なお、ビット線とトランスファゲート
を構成するワード線は通常Ｘ方向およびＹ方向に、マト
リックス状に配置されるため、どんな材料で形成するか
がメモリアレイを構成する上で重要である。
第１図は従来のMOSダイナミックメモリのメモリアレイ
を示す構成図である。(1)は左側および右側にそれぞれ
マトリックス状に配置したメモリセルであり、その詳細
は断面を第２図に示す。(2)はマトリックス状に配置し
たメモリセル(1)の各行ごとに設けたセンスアンプ回
路、(3)はこのメモリセル(1)の各行ごとに設けると共に
そのセンスアンプ回路をはさんで左側および右側にそれ
ぞれ設けたダミーセル、(4)はメモリセル(1)およびダミ
ーセル(3)の行ごとに設けられ、センスアンプ回路(2)を
はさんで左側および右側にそれぞれ配置したビット線
対、(5)は左側および右側のメモリセル(1)の列ごとに配
置したワード線、(6)は左側および右側のダミーセル(3)
にそれぞれ配置したダミーワード線、(8)は左側および
右側のメモリセル(1)およびダミーセル(3)に接続する電
圧ＶDDの電源線、(7)は左側および右側のダミーセル(3)
にそれぞれ接続し、φP信号が送られるφP線である。
を示す構成図である。(1)は左側および右側にそれぞれ
マトリックス状に配置したメモリセルであり、その詳細
は断面を第２図に示す。(2)はマトリックス状に配置し
たメモリセル(1)の各行ごとに設けたセンスアンプ回
路、(3)はこのメモリセル(1)の各行ごとに設けると共に
そのセンスアンプ回路をはさんで左側および右側にそれ
ぞれ設けたダミーセル、(4)はメモリセル(1)およびダミ
ーセル(3)の行ごとに設けられ、センスアンプ回路(2)を
はさんで左側および右側にそれぞれ配置したビット線
対、(5)は左側および右側のメモリセル(1)の列ごとに配
置したワード線、(6)は左側および右側のダミーセル(3)
にそれぞれ配置したダミーワード線、(8)は左側および
右側のメモリセル(1)およびダミーセル(3)に接続する電
圧ＶDDの電源線、(7)は左側および右側のダミーセル(3)
にそれぞれ接続し、φP信号が送られるφP線である。
なお、第２図に示すメモリセル(1)はビット線(4)をＮ+
拡散領域で構成し、ワード線(5)を例えばアルミニウム
などの金属線で構成する場合を示し、(9)はメモリ容量
対向電極の第１ポリシリコン、(10)はゲート酸化膜、(1
1)はトランスフアゲートの第２ポリシリコン、(12)はメ
モリセル相互を分離する厚いフイールド酸化膜である。
拡散領域で構成し、ワード線(5)を例えばアルミニウム
などの金属線で構成する場合を示し、(9)はメモリ容量
対向電極の第１ポリシリコン、(10)はゲート酸化膜、(1
1)はトランスフアゲートの第２ポリシリコン、(12)はメ
モリセル相互を分離する厚いフイールド酸化膜である。
また、第３図は従来の他のMOSダイナミックメモリのメ
モリアレイを示す構成図である。(13)は左側および右側
にそれぞれマトリックス状に配置したメモリセルであ
り、その詳細な断面を第４図に示す。この第４図に示す
メモリセル(13)はビット線(4)をアルミニウムなどの金
属線で構成し、ワード線(5)を第２ポリシリコンで構成
する場合を示す。
モリアレイを示す構成図である。(13)は左側および右側
にそれぞれマトリックス状に配置したメモリセルであ
り、その詳細な断面を第４図に示す。この第４図に示す
メモリセル(13)はビット線(4)をアルミニウムなどの金
属線で構成し、ワード線(5)を第２ポリシリコンで構成
する場合を示す。
次に、上記第１図および第３図に示すMOSダイナミック
メモリの動作について簡単に説明する。まず、例えば左
側のワード線(5)のうちの１本のワード線を選択される
と、メモリ容量のほぼ1／2の容量をもつダミーセルに接
続された右側のダミーワード線(6)が選択される。この
ため、対応する左側のビット線(4)と対応する右側のビ
ット線(4)に信号電荷を転送し、このときに生ずる微少
な電位差をセンスアンプ回路(2)で検出・増幅するもの
である。
メモリの動作について簡単に説明する。まず、例えば左
側のワード線(5)のうちの１本のワード線を選択される
と、メモリ容量のほぼ1／2の容量をもつダミーセルに接
続された右側のダミーワード線(6)が選択される。この
ため、対応する左側のビット線(4)と対応する右側のビ
ット線(4)に信号電荷を転送し、このときに生ずる微少
な電位差をセンスアンプ回路(2)で検出・増幅するもの
である。
しかしながら、従来のMOSダイナミックメモリ特に第１
図に示すMOSダイナミックメモリではトランスフアゲー
ト重ね合わせ構造のため、ゲート長の変動が大きい。ま
た、第３図に示すMOSダイナミックメモリではトランス
フアゲートはセルフアラインメントされるが、ポリシリ
コンの大きい抵抗成分のため、ＲＣ成分が大きくなり、
高速動作に不適である。また、ＲＣ成分を小さくするた
めに行なうワード線の分割は余分な回路を要し、チップ
サイズの増大をまねくなどの欠点があった。
図に示すMOSダイナミックメモリではトランスフアゲー
ト重ね合わせ構造のため、ゲート長の変動が大きい。ま
た、第３図に示すMOSダイナミックメモリではトランス
フアゲートはセルフアラインメントされるが、ポリシリ
コンの大きい抵抗成分のため、ＲＣ成分が大きくなり、
高速動作に不適である。また、ＲＣ成分を小さくするた
めに行なうワード線の分割は余分な回路を要し、チップ
サイズの増大をまねくなどの欠点があった。
したがって、この発明の目的はワード線信号の遅延を補
償して、メモリ情報を高速にビット線へ転送することが
できるMOSダイナミックメモリを提供するものである。
償して、メモリ情報を高速にビット線へ転送することが
できるMOSダイナミックメモリを提供するものである。
このような目的を達成するため、この発明はワード線の
一端側に、ワード線を選択駆動するためのデコーダを設
け、対応した列に配設されたワード線の他端と接続さ
れ、対応した列に配設されたメモリセルのメモリ容量の
一方の電極を、対応した列に配設されたワード線の電位
が低レベルから高レベルに変化すると放電し、ワード線
が選択駆動されている間に充電するセル対向電極コント
ロール回路を各列にそれぞれ配設したことを特徴とする
ものである。以下実施例を用いて詳細に説明する。
一端側に、ワード線を選択駆動するためのデコーダを設
け、対応した列に配設されたワード線の他端と接続さ
れ、対応した列に配設されたメモリセルのメモリ容量の
一方の電極を、対応した列に配設されたワード線の電位
が低レベルから高レベルに変化すると放電し、ワード線
が選択駆動されている間に充電するセル対向電極コント
ロール回路を各列にそれぞれ配設したことを特徴とする
ものである。以下実施例を用いて詳細に説明する。
第５図はこの発明に係るMOSダイナミックメモリの一実
施例を示す構成図である。一例として、第４図に示すメ
モリセル(1)を用いる場合を示す。同図において、(14)
はその詳細な回路を第６図に示すように、ポリシリコン
で形成したワード線信号をひろって、ポリシリコンで形
成したメモリ容量の対向電極(15)（第７図参照）を放電
する対向電極コントロール回路である。
施例を示す構成図である。一例として、第４図に示すメ
モリセル(1)を用いる場合を示す。同図において、(14)
はその詳細な回路を第６図に示すように、ポリシリコン
で形成したワード線信号をひろって、ポリシリコンで形
成したメモリ容量の対向電極(15)（第７図参照）を放電
する対向電極コントロール回路である。
なお、第６図に示す対向電極コントロール回路におい
て、(16a)は対応した列に配設されたワード線(5)の終端
にゲート電極が接続され、一方の電極に対応した列に配
設したメモリ容量の一方の電極（対向電極）の放電端に
接続されるとともに、他方の電極がφG線に接続された
第１のMOSトランジスタ、(16b)はこの第１のMOSトラン
ジスタのゲート電極と対応した列に配設されたワード線
(5)の終端との間に接続され、ゲート電極が電源線(8)に
接続された第２のMOSトランジスタで、第１のMOSトラン
ジスタ(16a)のゲート電極における容量をワード線(5)に
おける容量から分断させるためのものである。(16c)は
第１のMOSトランジスタの一方の電極と所定電位点とな
る電源線(8)との間に接続され、ゲート電極がφPR線に
接続された第３のMOSトランジスタ、(17a)および(17b)
はコンデンサである。また、第７図は第５図の一本のワ
ード線についての回路図である。同図において、(18)は
ワード線の駆動端側に配設されたＸデコーダ、(19)はこ
のＸデコーダに隣接して配設されたワードドライバ、(2
0)は第８図(a)に示す第１の制御信号であるφPR信号が
送られるφPR線、(21)は第８図(d)に示す第２の制御信
号であるφＧ信号が送られるφＧ線、(22)は第８図(b)
に示す波形で立上がるワード線(5)の駆動端、(23)は第
８図(c)に示す波形で立上がるワード線(5)の終端、(24)
は第８図(e)に示す立ち上がり波形で放電するメモリ容
量の対向電極(15)の放電端、(25)は第８図(f)に示す波
形の終端である。
て、(16a)は対応した列に配設されたワード線(5)の終端
にゲート電極が接続され、一方の電極に対応した列に配
設したメモリ容量の一方の電極（対向電極）の放電端に
接続されるとともに、他方の電極がφG線に接続された
第１のMOSトランジスタ、(16b)はこの第１のMOSトラン
ジスタのゲート電極と対応した列に配設されたワード線
(5)の終端との間に接続され、ゲート電極が電源線(8)に
接続された第２のMOSトランジスタで、第１のMOSトラン
ジスタ(16a)のゲート電極における容量をワード線(5)に
おける容量から分断させるためのものである。(16c)は
第１のMOSトランジスタの一方の電極と所定電位点とな
る電源線(8)との間に接続され、ゲート電極がφPR線に
接続された第３のMOSトランジスタ、(17a)および(17b)
はコンデンサである。また、第７図は第５図の一本のワ
ード線についての回路図である。同図において、(18)は
ワード線の駆動端側に配設されたＸデコーダ、(19)はこ
のＸデコーダに隣接して配設されたワードドライバ、(2
0)は第８図(a)に示す第１の制御信号であるφPR信号が
送られるφPR線、(21)は第８図(d)に示す第２の制御信
号であるφＧ信号が送られるφＧ線、(22)は第８図(b)
に示す波形で立上がるワード線(5)の駆動端、(23)は第
８図(c)に示す波形で立上がるワード線(5)の終端、(24)
は第８図(e)に示す立ち上がり波形で放電するメモリ容
量の対向電極(15)の放電端、(25)は第８図(f)に示す波
形の終端である。
次に、上記構成によるMOSダイナミックメモリの動作に
ついて、第７図を参照して説明する。まず、Ｘデコーダ
(18)によって選択されたワード線(5)がワードドライバ
(19)によって駆動されたとき、ワード線信号は第８図
(b)に示すように、ワード線(5)の駆動端(22)の立上りに
対して第８図(c)に示すようにワード線(5)の終端(23)の
立上りが遅れる。このとき、第８図(c)に示す遅れのワ
ード信号線の立上がりにより、あらかじめ電源電圧ＶDD
に充電されていたメモリ容量の対向電極(15)の電荷が放
電されるが、この放電波形も第８図(e)に対して第８図
(f)に示すように遅れる。そして、ワード線信号の立上
がりが一番遅れる第８図(c)に示す波形に対応するメモ
リ容量の対向電極(15)の放電は第８図(e)に示すように
早くなる。また、第８図(f)に示す放電の遅れるメモリ
容量の対向電極(15)に対応する第８図(b)に示すワード
線信号は高速に立上がっているため、メモリセル(13)か
らビット線(4)への信号電荷の転送は高速に行なわれ、
ワード線信号の遅延は補償されることになる。一方、メ
モリ容量の対向電極(15)の充電はセンスアンプ回路(2)
によるデータの検出・増幅後、ワード線(5)がとじる前
にφＧ信号を高レベルにすることで行なわれる。このメ
モリ容量の対向電極(15)の充放電が行なわれるのは第７
図に示す回路から明らかなように、選択されたワード線
(5)についてのみである。選択されないメモリセル(13)
のメモリ容量の対向電極(15)はプリチャージタイム中
に、プリチャージ信号φPRによって電源電圧ＶDDレベル
に保持するようになっている。したがって、ワード線
(5)のレベルが電源電圧ＶDDであってもトランスフアゲ
ートのしきい値電圧の損失は生じないことがわかる。
ついて、第７図を参照して説明する。まず、Ｘデコーダ
(18)によって選択されたワード線(5)がワードドライバ
(19)によって駆動されたとき、ワード線信号は第８図
(b)に示すように、ワード線(5)の駆動端(22)の立上りに
対して第８図(c)に示すようにワード線(5)の終端(23)の
立上りが遅れる。このとき、第８図(c)に示す遅れのワ
ード信号線の立上がりにより、あらかじめ電源電圧ＶDD
に充電されていたメモリ容量の対向電極(15)の電荷が放
電されるが、この放電波形も第８図(e)に対して第８図
(f)に示すように遅れる。そして、ワード線信号の立上
がりが一番遅れる第８図(c)に示す波形に対応するメモ
リ容量の対向電極(15)の放電は第８図(e)に示すように
早くなる。また、第８図(f)に示す放電の遅れるメモリ
容量の対向電極(15)に対応する第８図(b)に示すワード
線信号は高速に立上がっているため、メモリセル(13)か
らビット線(4)への信号電荷の転送は高速に行なわれ、
ワード線信号の遅延は補償されることになる。一方、メ
モリ容量の対向電極(15)の充電はセンスアンプ回路(2)
によるデータの検出・増幅後、ワード線(5)がとじる前
にφＧ信号を高レベルにすることで行なわれる。このメ
モリ容量の対向電極(15)の充放電が行なわれるのは第７
図に示す回路から明らかなように、選択されたワード線
(5)についてのみである。選択されないメモリセル(13)
のメモリ容量の対向電極(15)はプリチャージタイム中
に、プリチャージ信号φPRによって電源電圧ＶDDレベル
に保持するようになっている。したがって、ワード線
(5)のレベルが電源電圧ＶDDであってもトランスフアゲ
ートのしきい値電圧の損失は生じないことがわかる。
次に、上記第７図および第８図(a)〜第８図(f)に示す１
本のワード線の動作におけるメモリセル(13)の動作を第
９図、第10図(a)〜第10図(d)、第11図、第１２図(a)〜
第12図(d)を用いて説明する。まず、第９図はワードド
ライバに近いメモリセル(13)の断面図を示し、第８図
(a)〜第８図(f)に示す時刻Ｔ1〜Ｔ4におけるメモリセル
の表面ポテンシャル(26)の様子をそれぞれ第10図(a)〜
第10図(d)に示す。これらの図からわかるように、ワー
ドドライバに近いメモリセル(13)ではワード線信号の立
上りが早いため、信号電荷が高速にビット線(4)に転送
される。また、第11図はワードドライバから最も遠方の
メモリセル(13)の断面図を示し、第８図(a)〜第８図(f)
に示す時刻Ｔ1〜Ｔ４におけるメモリセルの表面ポテン
シャル(26)の様子をそれぞれ第12図(a)〜第12図(d)に示
す。これらの図からわかるように、ワードドライバから
最も遠方のメモリセル(13)ではワード線信号が十分に立
上がる前に、メモリ容量の対向電極(15)の放電が高速に
なされるために、信号電荷が高速にビット線(4)に転送
されることを示している。また、同時に取り扱える信号
電荷にトランスフアゲートのしきい値電圧ＶＴの損失が
ないことも示されている。
本のワード線の動作におけるメモリセル(13)の動作を第
９図、第10図(a)〜第10図(d)、第11図、第１２図(a)〜
第12図(d)を用いて説明する。まず、第９図はワードド
ライバに近いメモリセル(13)の断面図を示し、第８図
(a)〜第８図(f)に示す時刻Ｔ1〜Ｔ4におけるメモリセル
の表面ポテンシャル(26)の様子をそれぞれ第10図(a)〜
第10図(d)に示す。これらの図からわかるように、ワー
ドドライバに近いメモリセル(13)ではワード線信号の立
上りが早いため、信号電荷が高速にビット線(4)に転送
される。また、第11図はワードドライバから最も遠方の
メモリセル(13)の断面図を示し、第８図(a)〜第８図(f)
に示す時刻Ｔ1〜Ｔ４におけるメモリセルの表面ポテン
シャル(26)の様子をそれぞれ第12図(a)〜第12図(d)に示
す。これらの図からわかるように、ワードドライバから
最も遠方のメモリセル(13)ではワード線信号が十分に立
上がる前に、メモリ容量の対向電極(15)の放電が高速に
なされるために、信号電荷が高速にビット線(4)に転送
されることを示している。また、同時に取り扱える信号
電荷にトランスフアゲートのしきい値電圧ＶＴの損失が
ないことも示されている。
以上詳細に説明したように、この発明に係るＭＯＳダイ
ナミックメモリによれば、ワード線の一端側に、ワード
線を選択駆動するためのデコーダを設け、対応した列に
配設されたワード線の他端と接続され対応した列に配設
されたメモリセルのメモリ容量の一方の電極を、対応し
た列に配設されたワード線の電位が低レベルから高レベ
ルに変化すると放電し、ワード線が選択駆動されている
間に充電するセル対向電極コントロール回路を各列にそ
れぞれ配設したので、ＲＣ成分によるワード線の遅延が
補償され、高速に大きな信号電圧を得ることができるな
どの効果がある。
ナミックメモリによれば、ワード線の一端側に、ワード
線を選択駆動するためのデコーダを設け、対応した列に
配設されたワード線の他端と接続され対応した列に配設
されたメモリセルのメモリ容量の一方の電極を、対応し
た列に配設されたワード線の電位が低レベルから高レベ
ルに変化すると放電し、ワード線が選択駆動されている
間に充電するセル対向電極コントロール回路を各列にそ
れぞれ配設したので、ＲＣ成分によるワード線の遅延が
補償され、高速に大きな信号電圧を得ることができるな
どの効果がある。
第１図は従来のMOSダイナミックメモリのメモリアレイ
を示す構成図、第２図は第１図のメモリセルの詳細な断
面図、第３図は従来の他のMOSダイナミックメモリのメ
モリアレイを示す構成図、第４図は第３図のメモリセル
の詳細な断面図、第５図はこの発明に係るMOSダイナミ
ックメモリの一実施例を示す構成図、第６は第５図の対
向電極コントロール回路の詳細な回路図、第７図は第５
図の１本のワード線についての回路図、第８図(a)〜第
８図(f)は第７図の各部の波形を示す図、第９図はワー
ドドライバの近くのメモリセルの断面図、第10図(a)〜
第10図(d)は第９図のメモリセルの表面ポテンシャルの
様子を示す図、第11図はワードドライバから最も遠方の
メモリセルの断面図、第12図(a)〜第12図(d)は第11図の
メモリセルの表面ポテンシャルの様子を示す図である。 (1)(13)……メモリセル、(4)……ビット線対、(5)……
ワード線、(14)……対向電極コントロール回路、(15)…
…メモリ容量対向電極（一方の電極）、(16a)〜(16c)…
…MOSトランジスタ、(18)……Ｘデコーダ、(19)……ワ
ードドライバ、(21)……制御信号であるφＧ線。 なお、図中、同一符号は同一または相当部分を示す。
を示す構成図、第２図は第１図のメモリセルの詳細な断
面図、第３図は従来の他のMOSダイナミックメモリのメ
モリアレイを示す構成図、第４図は第３図のメモリセル
の詳細な断面図、第５図はこの発明に係るMOSダイナミ
ックメモリの一実施例を示す構成図、第６は第５図の対
向電極コントロール回路の詳細な回路図、第７図は第５
図の１本のワード線についての回路図、第８図(a)〜第
８図(f)は第７図の各部の波形を示す図、第９図はワー
ドドライバの近くのメモリセルの断面図、第10図(a)〜
第10図(d)は第９図のメモリセルの表面ポテンシャルの
様子を示す図、第11図はワードドライバから最も遠方の
メモリセルの断面図、第12図(a)〜第12図(d)は第11図の
メモリセルの表面ポテンシャルの様子を示す図である。 (1)(13)……メモリセル、(4)……ビット線対、(5)……
ワード線、(14)……対向電極コントロール回路、(15)…
…メモリ容量対向電極（一方の電極）、(16a)〜(16c)…
…MOSトランジスタ、(18)……Ｘデコーダ、(19)……ワ
ードドライバ、(21)……制御信号であるφＧ線。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】複数行および複数列にマトリックス状に配
設され、それぞれが、１対のソース／ドレイン電極およ
びゲート電極を有した１つのトランスファゲートと、１
対の電極を有し、一方の電極が上記トランスファゲート
の一方のソース／ドレイン電極に接続された１つのメモ
リ容量とからなり、対応した列に配設されたメモリ容量
の他方の電極同志が電気的に接続された複数のメモリセ
ル、 各列にそれぞれ配設され、それぞれが対応した列に配設
されたメモリセルにおけるトランスファゲートのゲート
電極が接続される複数のワード線、 各行にそれぞれ配設され、それぞれが対応した行に配設
されたメモリセルにおけるトランスファゲートの他方の
ソース／ドレイン電極が接続される複数のビット線、 それぞれが対応した上記ワード線の一端側に出力端が接
続され、対応した上記ワード線を選択駆動するための複
数のワードドライバ、 各列にそれぞれ配設され、それぞれが対応した列に配設
されたワード線の他端側に接続され、この対応したワー
ド線の他端側にてこのワード線にトランスファゲートの
ゲート電極が接続されたメモリセルにおけるメモリ容量
の他方の電極と、上記ワード線の他端側にて接続され、
対応した列のメモリセルにおけるメモリ容量の他方の電
極を、上記ワード線の他端側における電位の低レベルか
ら高レベルへの変化に応答して放電し、上記ワード線が
選択駆動されている間に充電する複数のセル対向電極コ
ントロール回路を備えたＭＯＳダイナミックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285441A JPH0612625B2 (ja) | 1990-10-22 | 1990-10-22 | Ｍｏｓダイナミックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285441A JPH0612625B2 (ja) | 1990-10-22 | 1990-10-22 | Ｍｏｓダイナミックメモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131980A Division JPS5832296A (ja) | 1981-08-20 | 1981-08-20 | Ｍｏｓダイナミツクメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03192594A JPH03192594A (ja) | 1991-08-22 |
| JPH0612625B2 true JPH0612625B2 (ja) | 1994-02-16 |
Family
ID=17691560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2285441A Expired - Lifetime JPH0612625B2 (ja) | 1990-10-22 | 1990-10-22 | Ｍｏｓダイナミックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612625B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100406539B1 (ko) | 2001-12-24 | 2003-11-20 | 주식회사 하이닉스반도체 | 센스앰프 오버 드라이버 스킴에서의 소모전류 감소를 위한반도체 메모리 장치 및 그 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690A (en) * | 1979-06-15 | 1981-01-06 | Mitsubishi Electric Corp | Random access memory |
| JPS5832296A (ja) * | 1981-08-20 | 1983-02-25 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
-
1990
- 1990-10-22 JP JP2285441A patent/JPH0612625B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03192594A (ja) | 1991-08-22 |
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