JPH03192594A - Ｍｏｓダイナミックメモリ - Google Patents
ＭｏｓダイナミックメモリInfo
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- JPH03192594A JPH03192594A JP2285441A JP28544190A JPH03192594A JP H03192594 A JPH03192594 A JP H03192594A JP 2285441 A JP2285441 A JP 2285441A JP 28544190 A JP28544190 A JP 28544190A JP H03192594 A JPH03192594 A JP H03192594A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は１トランジスタ形ＭＯＳダイナミックＲＡＭ
において、ワード線信号の遅延を補償することにより、
高速に大きな信号を得ることができるＭＯＳダイナミッ
クメモリに関するものである。
において、ワード線信号の遅延を補償することにより、
高速に大きな信号を得ることができるＭＯＳダイナミッ
クメモリに関するものである。
一般に、１トランジスタ形ＭＯＳダイナミックＲＡＭで
はＭＯＳキャパシタに蓄積された電荷の有無を２値情報
の°１° ”０°に対応させている。そして、トランス
ファゲートを１オン”してＭＯＳキャパシタに蓄積され
た電荷をビット線に転送する。この時、電荷の有無によ
ってビット線に生じる微少な電圧変化をセンスアンプ回
路で検出するものである。なお、ビット線とトランスフ
ァゲートを構成するワード線は通常Ｘ方向およびＹ方向
に、マトリックス状に配置されるため、どんな材料で形
成するかがメモリアレイを構成する上で重要である。
はＭＯＳキャパシタに蓄積された電荷の有無を２値情報
の°１° ”０°に対応させている。そして、トランス
ファゲートを１オン”してＭＯＳキャパシタに蓄積され
た電荷をビット線に転送する。この時、電荷の有無によ
ってビット線に生じる微少な電圧変化をセンスアンプ回
路で検出するものである。なお、ビット線とトランスフ
ァゲートを構成するワード線は通常Ｘ方向およびＹ方向
に、マトリックス状に配置されるため、どんな材料で形
成するかがメモリアレイを構成する上で重要である。
第１図は従来のＭＯＳダイナミックメモリのメモリアレ
イを示す構成図である。（１）は左側および右側にそれ
ぞれマトリックス状に配置したメモリセルであり、その
詳細な断面を第２図に示す。（２）はマトリックス状に
配置したメモリセス（１）の各行ごとに設けたセンスア
ンプ回路、（３）はこのメモリセル（１）の各行ごとに
設けると共にそのセンスアンプ回路をはさんで左側およ
び右側にそれぞれ設けたダミーセル、（４）はメモリセ
ル（１）およびダミーセル（３）の行ごとに設けられ、
センスアンプ回路（２）ヲはさんで左側および右側にそ
れぞれ配置したビット線対、（５）は左側および右側の
メモリセル（１）の列ごとに配置したワード線、（６）
は左側および右側のダミーセル（３）にそれぞれ配置し
たダミーワード線、（８）は左側および右側のメモリセ
ル（１）およびダミーセル（３）に接続する電圧ＶＤＤ
の電源線、（７）は左側および右側のダミーセル（３）
にそれぞれ接続し、φＰ倍信号送られるーＰ線である。
イを示す構成図である。（１）は左側および右側にそれ
ぞれマトリックス状に配置したメモリセルであり、その
詳細な断面を第２図に示す。（２）はマトリックス状に
配置したメモリセス（１）の各行ごとに設けたセンスア
ンプ回路、（３）はこのメモリセル（１）の各行ごとに
設けると共にそのセンスアンプ回路をはさんで左側およ
び右側にそれぞれ設けたダミーセル、（４）はメモリセ
ル（１）およびダミーセル（３）の行ごとに設けられ、
センスアンプ回路（２）ヲはさんで左側および右側にそ
れぞれ配置したビット線対、（５）は左側および右側の
メモリセル（１）の列ごとに配置したワード線、（６）
は左側および右側のダミーセル（３）にそれぞれ配置し
たダミーワード線、（８）は左側および右側のメモリセ
ル（１）およびダミーセル（３）に接続する電圧ＶＤＤ
の電源線、（７）は左側および右側のダミーセル（３）
にそれぞれ接続し、φＰ倍信号送られるーＰ線である。
なお、第２図に示すメモリセル（１）はビット線（４）
＋ をＮ拡散領域で構成し、ワード線（５）を例えばアルミ
ニウムなどの金属線で構成する場合を示し、（９）はメ
モリ容量対向電極の第１ポリシリコン、側はゲート酸化
膜、（１１１はトランスファゲートの第２ポリシリコン
、＠はメモリセル相互を分離する厚いフィールド酸化膜
である。
＋ をＮ拡散領域で構成し、ワード線（５）を例えばアルミ
ニウムなどの金属線で構成する場合を示し、（９）はメ
モリ容量対向電極の第１ポリシリコン、側はゲート酸化
膜、（１１１はトランスファゲートの第２ポリシリコン
、＠はメモリセル相互を分離する厚いフィールド酸化膜
である。
また、第３図は従来の他のＭＯＳダイナミックメモリの
メモリアレイを示す構成図である。０３は左側および右
側にそれぞれマトリックス状に配置したメモリセルであ
り、その詳細な断面を第４図に示す。この第４図に示す
メモリセル（１３はビット線（４）をアルミニウムなど
の金属線で構成し、ワード線（５）を第２ポリシリコン
で構成する場合を示す。
メモリアレイを示す構成図である。０３は左側および右
側にそれぞれマトリックス状に配置したメモリセルであ
り、その詳細な断面を第４図に示す。この第４図に示す
メモリセル（１３はビット線（４）をアルミニウムなど
の金属線で構成し、ワード線（５）を第２ポリシリコン
で構成する場合を示す。
次に、上記第１図および第３図に示すＭＯＳダイナミッ
クメモリの動作について間単に説明する。
クメモリの動作について間単に説明する。
まず、例えば左側のワード線（５）のうちの１本のワー
ド線が選択されると、メモリ容量のほぼ１／２の容量を
もつダミーセルに接続された右側のダミーワード線（６
）か選択される。このため、対応する左側のビット線（
４）と対応する右側のビット線（４）に信号電荷を転送
し、このときに生ずる微少な電位差をセンスアンプ回路
（２）で検出・増幅するものである。
ド線が選択されると、メモリ容量のほぼ１／２の容量を
もつダミーセルに接続された右側のダミーワード線（６
）か選択される。このため、対応する左側のビット線（
４）と対応する右側のビット線（４）に信号電荷を転送
し、このときに生ずる微少な電位差をセンスアンプ回路
（２）で検出・増幅するものである。
しかしながら、従来のＭＯＳダイナミックメモリｔ￥！
に第１図に示すＭＯＳダイナミックメモリではトランス
ファゲートが暇ね合わせ構造のため、ゲート長の変動が
大きい。また、第３図に示すＭＯＳダイナミックメモリ
ではトランスファゲートはセルフアラインメントされる
が、ポリシリコンの大きい抵抗成分のため、ＲＣ成分が
大きくなり、高速動作に不適である。また、ＲＣ成分を
小さくするために行なうワード線の分割は余分な回路を
要し、チップサイズの増大をまねくなどの欠点があった
。
に第１図に示すＭＯＳダイナミックメモリではトランス
ファゲートが暇ね合わせ構造のため、ゲート長の変動が
大きい。また、第３図に示すＭＯＳダイナミックメモリ
ではトランスファゲートはセルフアラインメントされる
が、ポリシリコンの大きい抵抗成分のため、ＲＣ成分が
大きくなり、高速動作に不適である。また、ＲＣ成分を
小さくするために行なうワード線の分割は余分な回路を
要し、チップサイズの増大をまねくなどの欠点があった
。
したがって、この発明の目的はワード線信号の遅延を補
償して、メモリ情報を高速にビット線へ転送することが
できるＭＯＳダイナミックメモリを提供するものである
。
償して、メモリ情報を高速にビット線へ転送することが
できるＭＯＳダイナミックメモリを提供するものである
。
このような目的を達成するため、この発明はワード線の
一端側に、ワード線を選択駆動するためのデコーダを設
け、対応した列に配設されたワード線の他端と接続され
、対応した列に配設されたメモリセルのメモリ容量の一
方の電極を、対応した列に配設されたワード線の電位が
低レベルから高レベルに変化すると放電し、ワード線が
選択駆動されている間に充電するセル対向電極コントロ
ール回路を各列にそれぞれ配設したことを％黴とするも
のである。以下実施例を用いて詳細に説明する。
一端側に、ワード線を選択駆動するためのデコーダを設
け、対応した列に配設されたワード線の他端と接続され
、対応した列に配設されたメモリセルのメモリ容量の一
方の電極を、対応した列に配設されたワード線の電位が
低レベルから高レベルに変化すると放電し、ワード線が
選択駆動されている間に充電するセル対向電極コントロ
ール回路を各列にそれぞれ配設したことを％黴とするも
のである。以下実施例を用いて詳細に説明する。
第５図はこの発明に係るＭＯＳダイナミックメモリの一
実施例を示す構成図である。−例として。
実施例を示す構成図である。−例として。
第４図に示すメモリセル（１）を用いる場合を示す。
同図において、圓はその詳細な回路を第６図に示すよう
に、ポリシリコンで形成したワード線信号をひろって、
ポリシリコンで形成したメモリ容置の対向電極（１５１
（第７図参照）を放電する対向電極コントロール回路で
ある。
に、ポリシリコンで形成したワード線信号をひろって、
ポリシリコンで形成したメモリ容置の対向電極（１５１
（第７図参照）を放電する対向電極コントロール回路で
ある。
なお、第６図に示す対向電極コントロール回路において
、（１６ａ）は対応した列に配設されたワード線（５）
の終端にゲート電極か接続され、一方の電極が対応した
列に配設されたメモリ容量の一方の電極（対向電極）の
放電端に接続されるとともに、他方の電極がφＧ線に接
続された第１のＭＯＳトランジスタ、（１６ｂ）はこの
第１のＭｏＳトランジスタのゲート電極と対応した列に
配設されたワード線（５）の終端との間に接続され、ゲ
ート電極が電源線（８）に接続された第２のＭＯ３Ｉ−
ランジスタで、第１のＭＯＳトランジスタ（１６ａ）の
ゲート電極における容量をワード線（５）における容量
から分断させるためのものである。（１６ｃ）は第１の
ＭＯＳトランジスタの一方の電極と所定電位点となる電
源線（８）との間に接続され、ゲート電極が−ＰＲ線に
接続された第３のＭｏＳトランジスタ、（１７ａ）およ
び（１７ｂ）はコンデンサである。また、第７図は第５
図の一本のワード線についての回路図である。同図にお
いて、Ｏａはワード線の駆動端側に配設されたＸデコー
ダ、０９はこのＸデコーダに隣接して配設されたワード
ドライバ、■は第８図（ａ）に示す第１の制御信号であ
る一ＰＲ信号が送られる一ＰＲ線、（社）は第８図（ｄ
ｌに示す第２の制御信号であるｆＧ倍信号送られるφＧ
線、■は第８図（ｂｌに示す波形で立上がるワード線（
５）の駆動端、■は第８図（ｃｌに示す波形で立上がる
ワード線（５）の終端、（財）は第８図（ｅ）に示す立
ち上がり波形で放電するメモリ容量の対向電極−の放電
端、■は第８図（ｆｌに示す波形の終端である。
、（１６ａ）は対応した列に配設されたワード線（５）
の終端にゲート電極か接続され、一方の電極が対応した
列に配設されたメモリ容量の一方の電極（対向電極）の
放電端に接続されるとともに、他方の電極がφＧ線に接
続された第１のＭＯＳトランジスタ、（１６ｂ）はこの
第１のＭｏＳトランジスタのゲート電極と対応した列に
配設されたワード線（５）の終端との間に接続され、ゲ
ート電極が電源線（８）に接続された第２のＭＯ３Ｉ−
ランジスタで、第１のＭＯＳトランジスタ（１６ａ）の
ゲート電極における容量をワード線（５）における容量
から分断させるためのものである。（１６ｃ）は第１の
ＭＯＳトランジスタの一方の電極と所定電位点となる電
源線（８）との間に接続され、ゲート電極が−ＰＲ線に
接続された第３のＭｏＳトランジスタ、（１７ａ）およ
び（１７ｂ）はコンデンサである。また、第７図は第５
図の一本のワード線についての回路図である。同図にお
いて、Ｏａはワード線の駆動端側に配設されたＸデコー
ダ、０９はこのＸデコーダに隣接して配設されたワード
ドライバ、■は第８図（ａ）に示す第１の制御信号であ
る一ＰＲ信号が送られる一ＰＲ線、（社）は第８図（ｄ
ｌに示す第２の制御信号であるｆＧ倍信号送られるφＧ
線、■は第８図（ｂｌに示す波形で立上がるワード線（
５）の駆動端、■は第８図（ｃｌに示す波形で立上がる
ワード線（５）の終端、（財）は第８図（ｅ）に示す立
ち上がり波形で放電するメモリ容量の対向電極−の放電
端、■は第８図（ｆｌに示す波形の終端である。
次に、上記構成によるＭＯＳダイナミックメモリの動作
について、第７図を参照して説明する。まず、Ｘデコー
ダ囮によって選択されたワード線（５）がワードドライ
バ（１！Ｊによって駆動されたとき、ワード線信号は第
８図（ｂｌに示すように、ワード線（５）の駆動端■の
立上りに対して第８図（ｄに示すようにワード線（５）
の終端■の立上りか遅れる。このとき、第８図（ｃｌに
示す遅れのワード信号線の立上がりにより、あらかじめ
電源電圧ＶＤＤに充電されていたメモリ容量の対向電極
ｕ！９の電荷が放電されるが、この放電波形も第８図（
ｅｌに対して第８図（ｆｌに示すように遅れる。そして
、ワード線信号の立上がりか一番遅れる第８図（ｃｌに
示す波形に対応するメモリ容量の対向電極０９の放電は
第８図（ｅｌに示すように早くなる。また、第８図（ｆ
ｌに示す放電の遅れるメモリ容量の対向電極０５ｉに対
応する第８図ｆｂｌに示すワード線信号は高速に立上が
っているため、メモリセルｕ３からビット線（４）への
信号電荷の転送は高速に行なわれ、ワード線信号の遅延
は補償されることになる。一方、メモリ容置の対向電極
（１５１の充電はセンスアンプ回路（２）によるデータ
の検出・増幅後、ワード線（５）かとじる前に−ＧＭ号
を高レベルにすることで行なわれる。このメモリ容量の
対向電極０５！の充放電が行なわれるのは第７図に示す
回路から明らかなように、選択されたワード線（５）に
ついてのみである。選択されないメモリセル０３のメモ
リ容置の対向電極ＱＳはプリチャージタイム中に、プリ
チャージ信号−ＰＨによって電源電圧ＶＤＤレベルに保
持するようになっている。したがって、ワード線（５）
のレベルが電源電圧ＶＤＤであってもトランスファゲー
トのしきい値電圧の損失は生じないことがわかる。
について、第７図を参照して説明する。まず、Ｘデコー
ダ囮によって選択されたワード線（５）がワードドライ
バ（１！Ｊによって駆動されたとき、ワード線信号は第
８図（ｂｌに示すように、ワード線（５）の駆動端■の
立上りに対して第８図（ｄに示すようにワード線（５）
の終端■の立上りか遅れる。このとき、第８図（ｃｌに
示す遅れのワード信号線の立上がりにより、あらかじめ
電源電圧ＶＤＤに充電されていたメモリ容量の対向電極
ｕ！９の電荷が放電されるが、この放電波形も第８図（
ｅｌに対して第８図（ｆｌに示すように遅れる。そして
、ワード線信号の立上がりか一番遅れる第８図（ｃｌに
示す波形に対応するメモリ容量の対向電極０９の放電は
第８図（ｅｌに示すように早くなる。また、第８図（ｆ
ｌに示す放電の遅れるメモリ容量の対向電極０５ｉに対
応する第８図ｆｂｌに示すワード線信号は高速に立上が
っているため、メモリセルｕ３からビット線（４）への
信号電荷の転送は高速に行なわれ、ワード線信号の遅延
は補償されることになる。一方、メモリ容置の対向電極
（１５１の充電はセンスアンプ回路（２）によるデータ
の検出・増幅後、ワード線（５）かとじる前に−ＧＭ号
を高レベルにすることで行なわれる。このメモリ容量の
対向電極０５！の充放電が行なわれるのは第７図に示す
回路から明らかなように、選択されたワード線（５）に
ついてのみである。選択されないメモリセル０３のメモ
リ容置の対向電極ＱＳはプリチャージタイム中に、プリ
チャージ信号−ＰＨによって電源電圧ＶＤＤレベルに保
持するようになっている。したがって、ワード線（５）
のレベルが電源電圧ＶＤＤであってもトランスファゲー
トのしきい値電圧の損失は生じないことがわかる。
次に、上記第７図および第８図（ａｌ〜第８図（ｆｌに
示す１本のワード線の動作におけるメモリセル（１３の
動作を第９図、第１０図（ａ１〜第１０図ｆｄｌ、第１
１図、第１２図（ａｌ＾第１２図（ｄｌを用いて説明す
る。まず、第９図はワードドライバに近いメモリセル（
１３の断面図を示し、第８図（ａｌ〜第８図（ｆｌに示
す時刻Ｔｌ−７４におけるメモリセルの表面ポテンシャ
ル弼の様子をそれぞれ第１０図（ｍｌ〜第１０図ｆｄｌ
に示す。これらの図かられかるように、ワードドライバ
に近いメモリセル０３ではワード線信号の立上りが暖い
ため、信号電荷が高速にビット線（４）に転送される。
示す１本のワード線の動作におけるメモリセル（１３の
動作を第９図、第１０図（ａ１〜第１０図ｆｄｌ、第１
１図、第１２図（ａｌ＾第１２図（ｄｌを用いて説明す
る。まず、第９図はワードドライバに近いメモリセル（
１３の断面図を示し、第８図（ａｌ〜第８図（ｆｌに示
す時刻Ｔｌ−７４におけるメモリセルの表面ポテンシャ
ル弼の様子をそれぞれ第１０図（ｍｌ〜第１０図ｆｄｌ
に示す。これらの図かられかるように、ワードドライバ
に近いメモリセル０３ではワード線信号の立上りが暖い
ため、信号電荷が高速にビット線（４）に転送される。
また、第１１図はワードドライバから最も遠方のメモリ
セル（１３１の断面図を示し、第８図（ａｌ〜第８図（
ｆｌに示す時刻Ｔｌ〜Ｔ４におけるメモリセルの表面ポ
テンシャル■の様子をそれぞれ第１２図（ａｌ〜第１２
図（ｄｌに示す。これらの図かられかるように、ワード
ドライバから最も遠方のメモリセル０３ではワード線信
号が十分に立上がる前に、メモリ容量の対向電極日の放
電か高速になされるために、信号電荷か高速にビット線
（４）に転送されることを示している。また、同時に取
り扱える信号電荷にトランスファゲートのしきい値電圧
ＶＴの損失がないことも示されている。
セル（１３１の断面図を示し、第８図（ａｌ〜第８図（
ｆｌに示す時刻Ｔｌ〜Ｔ４におけるメモリセルの表面ポ
テンシャル■の様子をそれぞれ第１２図（ａｌ〜第１２
図（ｄｌに示す。これらの図かられかるように、ワード
ドライバから最も遠方のメモリセル０３ではワード線信
号が十分に立上がる前に、メモリ容量の対向電極日の放
電か高速になされるために、信号電荷か高速にビット線
（４）に転送されることを示している。また、同時に取
り扱える信号電荷にトランスファゲートのしきい値電圧
ＶＴの損失がないことも示されている。
以上詳細に説明したように、この発明に係るＭＯＳダイ
ナミックメモリによれば、ワード線の一端側に、ワード
線を選択駆動するためのデコーダを設け、対応した列に
配設されたワード線の他端と接続され対応した列に配設
されたメモリセルのメモリ容置の一方の電極を、対応し
た列に配設されたワード線の電位か低レベルから高レベ
ルに変化すると放電し、ワード線が選択駆動されている
間に充電するセル対向電極コントロール回路を各列にそ
れぞれ配設したので、ＲＣ成分によるワード線の遅延が
補償され、高速に大きな信号電圧を得ることができるな
どの効果かある。
ナミックメモリによれば、ワード線の一端側に、ワード
線を選択駆動するためのデコーダを設け、対応した列に
配設されたワード線の他端と接続され対応した列に配設
されたメモリセルのメモリ容置の一方の電極を、対応し
た列に配設されたワード線の電位か低レベルから高レベ
ルに変化すると放電し、ワード線が選択駆動されている
間に充電するセル対向電極コントロール回路を各列にそ
れぞれ配設したので、ＲＣ成分によるワード線の遅延が
補償され、高速に大きな信号電圧を得ることができるな
どの効果かある。
第１図は従来のＭＯＳダイナミックメモリのメモリアレ
イを示す構成図、第２図は第１図のメモリセルの詳細な
断面図、第３図は従来の他のＭＯＳダイナミックメモリ
のメモリアレイを示す構成図、第４図は第３図のメモリ
セルの詳細な断面図、第５図はこの発明に係るＭＯＳダ
イナミックメモリの一実施例を示す構成図、第６図は第
５図の対向電極コントロール回路の詳細な回路図、第７
図は第５図の１本のワード線についての回路図、第８図
（ａ１〜第８図げ）は第７図の各部の波形を示す図、第
９図はワードドライバの近くのメモリセルの断面図、第
１０図（ａｔ〜第１０図（ｄｌは第９図のメモリセルの
表面ポテンシャルの様子を示す図、第１１図はワードド
ライバから最も遠方のメモリセルの断面図、第１２図（
ａｔ〜第１２図Ｆｄｌは第１１図のメモリセルの表面ポ
テンシャルの様子を示す図である。 ｉｌ＋ １３・・・メモリセル、（４）・・・ビット線
対、（５）・・・ワード線、α４）・・・対向電極コン
トロール回路、ａ９・・・メモリ容置対向電極（一方の
電極）、（１６ａ）〜（１６ｃ）・・・ＭＯＳトランジ
スタ、（１８１・・・Ｘデコーダ、（１１・・・ワード
ドライバ、（２１１・・・制御信号であるー。線。 なお、図中、同一符号は閤−または相当部分を示す。
イを示す構成図、第２図は第１図のメモリセルの詳細な
断面図、第３図は従来の他のＭＯＳダイナミックメモリ
のメモリアレイを示す構成図、第４図は第３図のメモリ
セルの詳細な断面図、第５図はこの発明に係るＭＯＳダ
イナミックメモリの一実施例を示す構成図、第６図は第
５図の対向電極コントロール回路の詳細な回路図、第７
図は第５図の１本のワード線についての回路図、第８図
（ａ１〜第８図げ）は第７図の各部の波形を示す図、第
９図はワードドライバの近くのメモリセルの断面図、第
１０図（ａｔ〜第１０図（ｄｌは第９図のメモリセルの
表面ポテンシャルの様子を示す図、第１１図はワードド
ライバから最も遠方のメモリセルの断面図、第１２図（
ａｔ〜第１２図Ｆｄｌは第１１図のメモリセルの表面ポ
テンシャルの様子を示す図である。 ｉｌ＋ １３・・・メモリセル、（４）・・・ビット線
対、（５）・・・ワード線、α４）・・・対向電極コン
トロール回路、ａ９・・・メモリ容置対向電極（一方の
電極）、（１６ａ）〜（１６ｃ）・・・ＭＯＳトランジ
スタ、（１８１・・・Ｘデコーダ、（１１・・・ワード
ドライバ、（２１１・・・制御信号であるー。線。 なお、図中、同一符号は閤−または相当部分を示す。
Claims (2)
- （１）複数行及び複数列にマトリクス状に配設され、そ
れぞれが１つのトランスファゲートと１つのメモリ容量
とからなり、対応した列に配設されたメモリ容量の一方
の電極同志が電気的に接続された複数のメモリセル、各
列にそれぞれ配設され、対応した列に配設されたメモリ
セルが接続される複数のワード線、各行にそれぞれ配設
され、対応した行に配設されたメモリセルが接続される
複数のビット線、上記ワード線の一端側に配設され、上
記ワード線を選択駆動するためのデコーダ、各列にそれ
ぞれ配設され、対応した列に配設されたワード線の他端
と接続され、対応した列に配設されたメモリセルのメモ
リ容量の一方の電極を、対応した列に配設されたワード
線の電位が低レベルから高レベルに変化すると放電し、
ワード線が選択駆動されている間に充電する複数のセル
対向電極コントロール回路を備えたＭＯＳダイナミック
メモリ。 - （２）セル対向電極コントロール回路は、ゲート電極が
対応した列に配設されたワード線の他端に接続され、一
方の電極か対応した列に配設されたメモリ容量の一方の
電極に接続されるとともに、他方の電極にワード線が選
択駆動される前に低レベルに設定され、選択駆動されて
いる間に低レベルから高レベルに変化する制御信号が印
加されるＭＯＳトランジスタを有したものであることを
特徴とする特許請求の範囲第１項記載のＭＯＳダイナミ
ックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285441A JPH0612625B2 (ja) | 1990-10-22 | 1990-10-22 | Ｍｏｓダイナミックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2285441A JPH0612625B2 (ja) | 1990-10-22 | 1990-10-22 | Ｍｏｓダイナミックメモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131980A Division JPS5832296A (ja) | 1981-08-20 | 1981-08-20 | Ｍｏｓダイナミツクメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03192594A true JPH03192594A (ja) | 1991-08-22 |
| JPH0612625B2 JPH0612625B2 (ja) | 1994-02-16 |
Family
ID=17691560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2285441A Expired - Lifetime JPH0612625B2 (ja) | 1990-10-22 | 1990-10-22 | Ｍｏｓダイナミックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612625B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717880B2 (en) | 2001-12-24 | 2004-04-06 | Hynix Semiconductor Inc | Current reducing device in sense amplifier over driver scheme of semiconductor memory chips and its method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690A (en) * | 1979-06-15 | 1981-01-06 | Mitsubishi Electric Corp | Random access memory |
| JPS5832296A (ja) * | 1981-08-20 | 1983-02-25 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
-
1990
- 1990-10-22 JP JP2285441A patent/JPH0612625B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690A (en) * | 1979-06-15 | 1981-01-06 | Mitsubishi Electric Corp | Random access memory |
| JPS5832296A (ja) * | 1981-08-20 | 1983-02-25 | Mitsubishi Electric Corp | Ｍｏｓダイナミツクメモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717880B2 (en) | 2001-12-24 | 2004-04-06 | Hynix Semiconductor Inc | Current reducing device in sense amplifier over driver scheme of semiconductor memory chips and its method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612625B2 (ja) | 1994-02-16 |
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