JPH0612809B2 - 光電子集積回路の製造方法 - Google Patents
光電子集積回路の製造方法Info
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- JPH0612809B2 JPH0612809B2 JP27404987A JP27404987A JPH0612809B2 JP H0612809 B2 JPH0612809 B2 JP H0612809B2 JP 27404987 A JP27404987 A JP 27404987A JP 27404987 A JP27404987 A JP 27404987A JP H0612809 B2 JPH0612809 B2 JP H0612809B2
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- Japan
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- integrated circuit
- transistor
- optoelectronic integrated
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、光電子集積回路の製造方法に関する。
（従来の技術とその問題点） 光通信技術の進歩に伴い、その適用分野は基幹伝送系か
ら加入者系，ＬＡＮ，データ・リンク等のシステムへ急
速に拡がりつつある。このような光システムの高度化に
対応する為には、光デバイスのより高性能化，高機能化
が不可欠である。
ら加入者系，ＬＡＮ，データ・リンク等のシステムへ急
速に拡がりつつある。このような光システムの高度化に
対応する為には、光デバイスのより高性能化，高機能化
が不可欠である。
光電子集積回路は、これらの光システムの核となるキー
・デバイスの一つである。そこで、低価格，小型，高信
頼，無調整化といった集積による基本的利点のほか、高
速化，高感度化といった光デバイスの性能改善、さらに
は光配線，光交換といった将来の光システムを支える高
機能、新機能デバイスの実現をねらいとして光電子集積
回路の開発が精力的に行なわれている。
・デバイスの一つである。そこで、低価格，小型，高信
頼，無調整化といった集積による基本的利点のほか、高
速化，高感度化といった光デバイスの性能改善、さらに
は光配線，光交換といった将来の光システムを支える高
機能、新機能デバイスの実現をねらいとして光電子集積
回路の開発が精力的に行なわれている。
光電子集積回路を高性能化するには、用いられる電子素
子において、１μｍ以下のゲート電極を再現性良く形成
できる微細電極形成プロセス技術が必要である。光電子
集積回路を製作する場合、光素子と電子素子の層構造の
違いから、ウエハ内で数μｍの段差が生じる。このため
通常のホトリソグラフィー技術を用いて光電子集積回路
を製作すると、マスクパターンの広がりによって１μｍ
以下の微細パターンの形成が難しい。このパターンの広
がりを解決するために段差基板を用い、段差下部に光素
子を、段差上部に電子素子を形成して、光素子と、電子
素子の高さを一致させる方法が知られている。このよう
な段差構造の光電子集積回路としては、例えば寺門他３
名の発明になる特願昭62-072053号の発明がある。
子において、１μｍ以下のゲート電極を再現性良く形成
できる微細電極形成プロセス技術が必要である。光電子
集積回路を製作する場合、光素子と電子素子の層構造の
違いから、ウエハ内で数μｍの段差が生じる。このため
通常のホトリソグラフィー技術を用いて光電子集積回路
を製作すると、マスクパターンの広がりによって１μｍ
以下の微細パターンの形成が難しい。このパターンの広
がりを解決するために段差基板を用い、段差下部に光素
子を、段差上部に電子素子を形成して、光素子と、電子
素子の高さを一致させる方法が知られている。このよう
な段差構造の光電子集積回路としては、例えば寺門他３
名の発明になる特願昭62-072053号の発明がある。
しかしながら、この従来例においては、光素子と電子素
子の高さは一致しているものの、光素子がメサ構造であ
り、ウエハ内に数μｍ程度の段差があるから、段差部に
おいてレジストの切れによるパターン不良が生じやす
い。このパターン不良を防ぐために、電極形成プロセス
において、２μｍ程度の厚みを有する厚膜レジストを用
いていた。しかしながら厚膜レジストを用いると、ゲー
ト長が１μｍ以下のゲート電極を再現性よく形成するこ
とが困難であり、そのためトランジスタの高性能化が難
しく、さらに特製のバラツキも大きい。結果として、光
電子集積回路として十分な素子特性が得られないばかり
でなく、特性の均一性に欠くという欠点を有していた。
子の高さは一致しているものの、光素子がメサ構造であ
り、ウエハ内に数μｍ程度の段差があるから、段差部に
おいてレジストの切れによるパターン不良が生じやす
い。このパターン不良を防ぐために、電極形成プロセス
において、２μｍ程度の厚みを有する厚膜レジストを用
いていた。しかしながら厚膜レジストを用いると、ゲー
ト長が１μｍ以下のゲート電極を再現性よく形成するこ
とが困難であり、そのためトランジスタの高性能化が難
しく、さらに特製のバラツキも大きい。結果として、光
電子集積回路として十分な素子特性が得られないばかり
でなく、特性の均一性に欠くという欠点を有していた。
本発明の目的は、これらの欠点を除去し、高性能な光電
子集積回路が再現性よく得られる製造方法を提供するこ
とにある。
子集積回路が再現性よく得られる製造方法を提供するこ
とにある。
（問題点を解決するための手段） 前述の問題点を解決し、上記目的を達成するために、本
発明が提供する光電子集積回路の製造方法は、段差を有
する基板の段差下部に形勢された光デバイスと段差上部
に形成されたトランジスタとがモノリシックに集積され
ている光電子集積回路の製造方法において、基板の一部
にエッチングを施して前記段差を形成することにより前
記段差下部と前記段差上部とを前記基板に設け、該基板
の段差下部に光デバイズ用半導体層を形成し、該基板の
段差上部にトランジスタ用半導体層を形成することでウ
エハの平坦化を行う工程、及び前記光デバイスと前記ト
ランジスタとの間の段差領域を覆うように１μｍ以上の
厚さの厚膜レジストを形成後に、１μｍ以下の厚さの薄
膜レジストを用いフォトリソグラフィーの手法により１
μｍ以下のゲート長を有するトランジスタのゲート電極
を形成する工程を含み、前記エッチングにより形成され
る前記段差の深さは、前記光デバイスの半導体層の厚さ
と前記トランジスタの半導体層の厚さとの差の±１μｍ
以内の範囲にあることを特徴とする。
発明が提供する光電子集積回路の製造方法は、段差を有
する基板の段差下部に形勢された光デバイスと段差上部
に形成されたトランジスタとがモノリシックに集積され
ている光電子集積回路の製造方法において、基板の一部
にエッチングを施して前記段差を形成することにより前
記段差下部と前記段差上部とを前記基板に設け、該基板
の段差下部に光デバイズ用半導体層を形成し、該基板の
段差上部にトランジスタ用半導体層を形成することでウ
エハの平坦化を行う工程、及び前記光デバイスと前記ト
ランジスタとの間の段差領域を覆うように１μｍ以上の
厚さの厚膜レジストを形成後に、１μｍ以下の厚さの薄
膜レジストを用いフォトリソグラフィーの手法により１
μｍ以下のゲート長を有するトランジスタのゲート電極
を形成する工程を含み、前記エッチングにより形成され
る前記段差の深さは、前記光デバイスの半導体層の厚さ
と前記トランジスタの半導体層の厚さとの差の±１μｍ
以内の範囲にあることを特徴とする。
（作用） 本発明では、段差を有する基板の段差部を厚膜レジスト
で覆った後、薄膜レジストを用いてトランジスタの電極
パターンを形成することにより、１μｍ以下の微細電極
を再現性よく製作することが可能となる。したがって、
本発明の方法の採用により、ウエハ内で均一性を保ちな
がら、ゲート長を１μｍ以下にすることが可能となり、
トランジスタの高性能化、高歩留り化がはかれ、結果と
して高性能な光電子集積回路を再現性良く製作できる。
で覆った後、薄膜レジストを用いてトランジスタの電極
パターンを形成することにより、１μｍ以下の微細電極
を再現性よく製作することが可能となる。したがって、
本発明の方法の採用により、ウエハ内で均一性を保ちな
がら、ゲート長を１μｍ以下にすることが可能となり、
トランジスタの高性能化、高歩留り化がはかれ、結果と
して高性能な光電子集積回路を再現性良く製作できる。
（実施例） 次に図面を参照して本発明の実施例の製造方法を詳細に
説明する。
説明する。
第１図は実施例の方法で製作された光電子集積回路の断
面図であり、第２図（ａ）〜（ｃ）は、本実施例の光電
子集積回路の製作工程の中で、特に微細パターン形成が
必要になるトランジスタのゲート電極の形成方法を説明
する工程図である。即ち、本発明の製造方法は、従来例
である前出の特願昭６２−０７２０５３号に記載の光電
子集積回路の製造方法であって、特に１μｍ以下の微細
なパターン形成が可能になる新しいフォトリソグラフィ
ーの手法を提供するものである。以下にその製造方法を
説明する。
面図であり、第２図（ａ）〜（ｃ）は、本実施例の光電
子集積回路の製作工程の中で、特に微細パターン形成が
必要になるトランジスタのゲート電極の形成方法を説明
する工程図である。即ち、本発明の製造方法は、従来例
である前出の特願昭６２−０７２０５３号に記載の光電
子集積回路の製造方法であって、特に１μｍ以下の微細
なパターン形成が可能になる新しいフォトリソグラフィ
ーの手法を提供するものである。以下にその製造方法を
説明する。
先ず、半絶縁性基板１の一部にＳｉＯ２からなるエッチ
ングマスクを形成しＨＣｌとＨ3PO4からなる混合液によ
り基板をエッチングして２．８μｍの段差を形成する。
エッチングマスクを除去後、半絶縁性ＩｎＰ基板１上
に、液相，又は気相成長方によりｎ型InPよりなるコン
タクト層４（厚さ１．５μｍ，キャリア濃度１×１０18
cm-3）、ｎ型In0.47Ga0.53Asよりなる光吸収層５（厚さ
１．５μｍ，キャリア濃度２×１０15cm-3）、ｎ型InP
よりなるウインドウ層６（厚さ１μｍ，キャリア濃度2
×1015cm-3）を順次成長する。次にPINホトダイオード
部２を残し、ウィンドウ層６，光吸収層５，コンタクト
層４をメサエッチングし、半絶縁性InP基板１を露出さ
せる。光吸収層５のエッチングにはH2SO4とH2O2とH2O2
の混合液を、ウィンドウ層６とコンタクト層４のエッチ
ングにはHClとH3PO4の混合液を用いる。さらにPINホト
ダイオード部２にSiO2よりなるマスクを施し、気相成長
法又は分子線成長法を用いてGaAsよりなる歪バッファー
層７（厚さ１．０μｍ，ノンドープ）、ｎ型GaAsよりな
る能動層８（厚さ０．２μｍ，キャリア濃度１×1017cm
-3）を形成する。次にPINホトダイオード部２上の能動
層８，歪バッファー層７を除去した後、SiO2よりなるマ
スク15を用い選択亜鉛拡散を行ない、ｐ形反転領域９を
形成し、更にAuGeNiよりなるソース電極12，ドレイン電
極13，ホトダイオードのｎ電極11，AuZnよりなるホトダ
イオードのｐ電極10，Alよりなるゲート電極14，Ti／Au
よりなる配線16を形成し、本実施例の光電子集積回路が
完成する（第１図）。特に、１μｍ以下の微細電極構造
を必要とするゲート電極14は第２図（ａ）〜（ｃ）に示
す様な２層レジスト構成によって作られる。すなわち、
フォトリソグラフィーの手法により、厚さ２μｍの厚膜
レジスト17を段差部に形成した後、約０．５μｍの薄膜
レジスト18を用いてゲート電極のパターンを形成する
（第２図（ｂ））。次にAlを蒸着してリフトオフ法によ
りゲート電極14を形成する（第２図（ｃ））。
ングマスクを形成しＨＣｌとＨ3PO4からなる混合液によ
り基板をエッチングして２．８μｍの段差を形成する。
エッチングマスクを除去後、半絶縁性ＩｎＰ基板１上
に、液相，又は気相成長方によりｎ型InPよりなるコン
タクト層４（厚さ１．５μｍ，キャリア濃度１×１０18
cm-3）、ｎ型In0.47Ga0.53Asよりなる光吸収層５（厚さ
１．５μｍ，キャリア濃度２×１０15cm-3）、ｎ型InP
よりなるウインドウ層６（厚さ１μｍ，キャリア濃度2
×1015cm-3）を順次成長する。次にPINホトダイオード
部２を残し、ウィンドウ層６，光吸収層５，コンタクト
層４をメサエッチングし、半絶縁性InP基板１を露出さ
せる。光吸収層５のエッチングにはH2SO4とH2O2とH2O2
の混合液を、ウィンドウ層６とコンタクト層４のエッチ
ングにはHClとH3PO4の混合液を用いる。さらにPINホト
ダイオード部２にSiO2よりなるマスクを施し、気相成長
法又は分子線成長法を用いてGaAsよりなる歪バッファー
層７（厚さ１．０μｍ，ノンドープ）、ｎ型GaAsよりな
る能動層８（厚さ０．２μｍ，キャリア濃度１×1017cm
-3）を形成する。次にPINホトダイオード部２上の能動
層８，歪バッファー層７を除去した後、SiO2よりなるマ
スク15を用い選択亜鉛拡散を行ない、ｐ形反転領域９を
形成し、更にAuGeNiよりなるソース電極12，ドレイン電
極13，ホトダイオードのｎ電極11，AuZnよりなるホトダ
イオードのｐ電極10，Alよりなるゲート電極14，Ti／Au
よりなる配線16を形成し、本実施例の光電子集積回路が
完成する（第１図）。特に、１μｍ以下の微細電極構造
を必要とするゲート電極14は第２図（ａ）〜（ｃ）に示
す様な２層レジスト構成によって作られる。すなわち、
フォトリソグラフィーの手法により、厚さ２μｍの厚膜
レジスト17を段差部に形成した後、約０．５μｍの薄膜
レジスト18を用いてゲート電極のパターンを形成する
（第２図（ｂ））。次にAlを蒸着してリフトオフ法によ
りゲート電極14を形成する（第２図（ｃ））。
このように厚膜／薄膜の２層レジスト構成によって、ゲ
ート電極の微細化が容易となり１μｍ以下のゲート長を
有する高性能なトランジスタの製造が可能になる。した
がって、本実施例の方法により、高性能で均一性の良い
光電子集積回路が製造できる。
ート電極の微細化が容易となり１μｍ以下のゲート長を
有する高性能なトランジスタの製造が可能になる。した
がって、本実施例の方法により、高性能で均一性の良い
光電子集積回路が製造できる。
尚、上記の実施例においてはトランジスタのゲート電極
はAlとしたが、本発明ではAlに限らずショットキー接合
がとれればいかなるものでもゲート電極の材料として用
い得る。また、能動層の厚さ，キャリア濃度組成は、光
電子集積回路用電子デバイスとして最適化されていれ
ば、いかなるものであってもよく、さらにAlGaAs混晶を
含むヘテロ構造の２次元電子ガスを利用する構造、InAl
As，InGaAs，InGaAsPを含むInP系トランジスタであって
もよい。本発明の製造方法を適用する光電子集積回路に
おける光デバイスは、半導体レーザ，発光ダイオード，
アバランシェ・ホトダイオードさらには光双安定素子，
光アンプ，光スイッチなどの光機能素子であってもよ
い。同様にその光電子集積回路における電子回路もトラ
ンジスタだけでなくてもよい。例えばダイオード，抵抗
を含んでもよく、その集積回路の規模はさらに大きなも
のであってもよい。
はAlとしたが、本発明ではAlに限らずショットキー接合
がとれればいかなるものでもゲート電極の材料として用
い得る。また、能動層の厚さ，キャリア濃度組成は、光
電子集積回路用電子デバイスとして最適化されていれ
ば、いかなるものであってもよく、さらにAlGaAs混晶を
含むヘテロ構造の２次元電子ガスを利用する構造、InAl
As，InGaAs，InGaAsPを含むInP系トランジスタであって
もよい。本発明の製造方法を適用する光電子集積回路に
おける光デバイスは、半導体レーザ，発光ダイオード，
アバランシェ・ホトダイオードさらには光双安定素子，
光アンプ，光スイッチなどの光機能素子であってもよ
い。同様にその光電子集積回路における電子回路もトラ
ンジスタだけでなくてもよい。例えばダイオード，抵抗
を含んでもよく、その集積回路の規模はさらに大きなも
のであってもよい。
（発明の効果） 以上説明したように、本発明によれば、段差を有する基
板の段差下部に形成された光デバイスと段差上部に形成
されたトランジスタがモノリシックに集積された光電子
集積回路において、段差領域を覆うように厚膜レジスト
を形成した後、薄膜レジストを用いてトランジスタの電
極パターンを形成する工程を含めることによって、１μ
ｍ以下の微細電極を再現性良く製作することが可能とな
り、結果として高性能な光電子集積回路が再現性よく得
られる。
板の段差下部に形成された光デバイスと段差上部に形成
されたトランジスタがモノリシックに集積された光電子
集積回路において、段差領域を覆うように厚膜レジスト
を形成した後、薄膜レジストを用いてトランジスタの電
極パターンを形成する工程を含めることによって、１μ
ｍ以下の微細電極を再現性良く製作することが可能とな
り、結果として高性能な光電子集積回路が再現性よく得
られる。
第１図は本発明の実施例で製造された光電子集積回路の
断面図、第２図（ａ）〜（ｃ）はその実施例の製作工程
図である。 図において、１は半絶縁性InP基板、２はPINホトダイオ
ード、３は電界効果トランジスタ、４はホトダイオード
のコンタクト層、５はホトダイオードの光吸収層、６は
ホトダイオードのウィンドウ層、７は歪バッファー層、
８は能動層、９はｐ形反転領域、10はホトダイオードの
ｐ電極、11はホトダイオードのｎ電極、12はソース電
極、13はドレイン電極、14はゲート電極、15はSiO2マス
ク、16は配線、17は厚膜レジスト、18は薄膜レジストで
ある。
断面図、第２図（ａ）〜（ｃ）はその実施例の製作工程
図である。 図において、１は半絶縁性InP基板、２はPINホトダイオ
ード、３は電界効果トランジスタ、４はホトダイオード
のコンタクト層、５はホトダイオードの光吸収層、６は
ホトダイオードのウィンドウ層、７は歪バッファー層、
８は能動層、９はｐ形反転領域、10はホトダイオードの
ｐ電極、11はホトダイオードのｎ電極、12はソース電
極、13はドレイン電極、14はゲート電極、15はSiO2マス
ク、16は配線、17は厚膜レジスト、18は薄膜レジストで
ある。
Claims (1)
- 【請求項１】段差を有する基板の段差下部に形勢された
光デバイスと段差上部に形成されたトランジスタとがモ
ノリシックに集積されている光電子集積回路の製造方法
において、基板の一部にエッチングを施して前記段差を
形成することにより前記段差下部と前記段差上部とを前
記基板に設け、該基板の段差下部に光デバイス用半導体
層を形成し、該基板の段差上部にトランジスタ用半導体
層を形成することでウエハの平坦化を行う工程、及び前
記光デバイスと前記トランジスタとの間の段差領域を覆
うように１μｍ以上の厚さの厚膜レジストを形成後に、
１μｍ以下の厚さの薄膜レジストを用いフォトリソグラ
フィーの手法により１μｍ以下のゲート長を有するトラ
ンジスタのゲート電極を形成する工程を含み、前記エッ
チングにより形成される前記段差の深さは、前記光デバ
イスの半導体層の厚さと前記トランジスタの半導体層の
厚さとの差の±１μｍ以内の範囲にあることを特徴とす
る光電子集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27404987A JPH0612809B2 (ja) | 1987-10-28 | 1987-10-28 | 光電子集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27404987A JPH0612809B2 (ja) | 1987-10-28 | 1987-10-28 | 光電子集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01115156A JPH01115156A (ja) | 1989-05-08 |
| JPH0612809B2 true JPH0612809B2 (ja) | 1994-02-16 |
Family
ID=17536255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27404987A Expired - Lifetime JPH0612809B2 (ja) | 1987-10-28 | 1987-10-28 | 光電子集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612809B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW384385B (en) * | 1998-09-16 | 2000-03-11 | Karlsruhe Forschzent | Optical position detection device |
-
1987
- 1987-10-28 JP JP27404987A patent/JPH0612809B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01115156A (ja) | 1989-05-08 |
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