JPH0612820B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に係り、特に高速で信頼性の高い
ＭＯＳＦＥＴに関する。

〔従来の技術〕

第２図(a)に、従来技術に基づく表面チャネル型ＭＯＳ
ＦＥＴの断面構造を示す。ここではＮチャネルＭＯＳＦ
ＥＴを例にとり、その動作機構を説明する。

図から分るように、半導体基板１の一方の表面に露出し
てソース領域４およびドレイン領域５が形成され、前記
ソース領域４およびドレイン領域５の間に露出する半導
体基板１の表面には、ゲート酸化膜２を介してゲート電
極３が設けられる。

第２図(b)はゲート電極Ｖ_GSがしきい値電圧Ｖ_thとなつ
たときのエネルギーバンド図である。同図(b)におい
て、曲線E_cは伝導帯のエネルギレベル、曲線E_iは真性半
導体のフェルミレベル、曲線E_Fはｐ型半導体のフエルミ
レベル、曲線E_Vは価電子帯の上限エネルギレベルをそれ
ぞれ示している。

FETのチャネルは半導体基板１の表面だけに形成される
ため、ドレイン電流は基板表面から数十オングストロー
ムの深さ範囲に集中している。

半導体基板１の表面では、第２図(b)のバンドの曲がり
方からわかる様に、ドレイン電流の方向と垂直に、縦方
向（深さ方向）の大きな電界が存在し、この電界は半導
体基板表面において最大となる。このため、表面散乱の
効果によって電子の移動度は低下する。

前述の様に、従来型のＭＯＳＦＥＴでは、半導体基板表
面の縦方向の高電界による移動度の低下が、大きなドレ
イン電流を得る上で障害となっている。

従来型のＭＯＳＦＥＴに関する第２の問題として、ホッ
トキャリアによる素子の信頼性の低下があげられる。

すなわち、ゲートの微細化を進めていった場合、ゲート
下のドレイン端に集中する電界のピークが大きくなるの
で、ここで、キャリアがシリコンと酸化膜間のエネルギ
ー障壁を越えるのに十分なエネルギーを得て、ゲート酸
化膜中にとり込まれ、素子の特性を変動させる。

このため、ゲートの微細化にあたっては、ゲート酸化膜
にキャリアが注入されるのを抑える手段が必要になつて
くる。

これらの問題を解消する手段のひとつとして、第３図の
様な構造が提案されている（特開昭60-50960号参照）。
ここに示された構造の特長は、ゲート下のチャネル領域
の表面からｐ型不純物層６およびｎ型不純物層７を形成
し、基板１の表面から予定深さの所にpn接合を設けてい
ることである。第３図から明らかなように、ｐ型不純物
層６は半導体基板１の表面に形成し、ｎ型不純物層７は
ｐ型不純物層６の下に形成する。

この構造のＭＯＳＦＥＴの動作について、第４図(a)(b)
を用いて説明する。第４図(a)は第３図と同じ断面構造
図、同図(b)は第４図(a)のＡ−Ａ′線にそうエネルギー
バンドを示す図である。

まずゲート電極３に電圧が印加されていない場合（Ｖ_GS
＝０）には、ｐ型不純物層６、ｎ型不純物層７、ｐ型基
板１の濃度を適正に選ぶことにより、ｎ型不純物層７と
ｐ型不純物層６およびｐ型基板１との接触によつて生ず
る組み込み電位差（buit-in potential）のために、ｎ
型不純物層７の全域を空乏層とすることができる。

したがって、第３図または第４図(a)の構造では、ゲー
ト電極３に電圧が印加されていない場合にはドレイン電
流は流れない。

次に、ゲート電極３にしきい値電圧Ｖ_th以上の電圧が印
加されると、ｎ型不純物層７に広がる空乏層幅は減少
し、ｎ型不純物層７内に中性領域が広がり、チャネル７
１が形成される。そして、このチャネルが電流通路とし
て寄与する。

この半導体基板内のチャネル７１では、第４図(b)のバ
ンド図に示す様に、バンドの曲がり具合は、第２図(b)
の場合にくらべてゆるやかである。したがって、基板深
さ方向に存在する電界は小さく、移動度の低下は表面チ
ャネル型に比べて少ない。

また、電流通路となる半導体基板内のチャネル７１は、
半導体基板表面のチャネルに比べて、ゲート酸化膜から
離れた位置にある。このために、キャリアがソース領域
４とドレイン領域５間の電圧によって加速され、大きな
エネルギーを得たとしても、キャリアがゲート酸化膜中
に注入される確率は大幅に減少する。

それ故に、第３図または第４図(a)の構造によれば、第
２図(a)に示す表面チャネル型ＭＯＳＦＥＴに比べて、
長期の使用にあたっても、特性の変動は小さく、高い信
頼性を得ることができる。

しかしながら、第３図または第４図(a)の構造のＭＯＳ
ＦＥＴでは、ゲート電極３に印加する電圧をさらに大き
くしていくと、ｐ型不純物層６の表面に形成される反転
層６１を流れる電流の割合が増大する。

このため、第１図に示した表面チャネル型ＭＯＳＦＥＴ
と同様に、キャリア移動度の低下やホツトキャリアによ
る特性劣化が問題となる場合が出てくる。従って、ゲー
トに高い電圧を印加しても半導体基板表面には電流が流
れず、ホツトキャリアが問題とならない様に対策を施す
必要がある。

〔発明が解決しようとする問題点〕

第２図〜第４図に示した従来技術では、いずれの場合に
も、半導体基板表面には反転層が形成され、これも電流
通路となる。そして、ゲート電極に印加する電圧を増加
すると、表面の反転層内のキャリア数は増加し、ＭＯＳ
ＦＥＴのドレイン電流の中で、表面チャネルを流れる電
流の割合が増大する。

このため、従来技術ではキャリア移動度の低下やホット
キャリアによる特性劣化を十分に抑制することができな
かった。

本発明の目的は、電流が半導体基板表面のチャネルを流
れず、半導体基板の表面からある深さのところだけ流れ
るようにし、これによって、キャリア移動度の低下やホ
ットキャリアによる特性劣化を十分に抑制することがで
きる、ＭＯＳＦＥＴを提供することにある。

〔問題点を解決するための手段〕

上記目的は、第１図に示す様に、ゲート電極３の長さ
を、ソース領域４とドレイン領域５間の距離よりも短か
くした構造をとることによって達成できる。

〔作用〕

通常のＭＯＳＦＥＴでは、ソースおよびドレイン領域
（拡散層）の端部はゲート電極の両端と一致するか、ゲ
ート電極の両端からある程度内側に入った構造となって
いる。これによって、ＭＯＳＦＥＴのソースとドレイン
領域は、そのオン状態において、ゲート電極の下に誘起
される反転層によって互いに導通する。

第１図に示す本発明の構造では、ゲート電極の下の、半
導体基板表面に形成される反転層によっては、ソースと
ドレイン領域が導通しない様にゲート電極を短かく形成
している。これによって、半導体基板表面には電流が流
れない様にすることができる。

〔実施例〕

第１図は本発明の一実施例の断面図である。図におい
て、第３図と同一の符号は、同一または同等部分をあら
わしている。

第３図との対比から明らかなように、本実施例では、ソ
ースおよびドレイン領域４と５との間のチャネル領域
に、ゲート酸化膜２を介して設けられるゲート電極３
が、ソース領域４とドレイン領域５との間隔により短か
くされている。

第５図(a)(b)は本発明によるＭＯＳＦＥＴの動作を説明
するための図であり、同図(b)は同図(a)のＢ−Ｂ′線に
そうエネルギーバンドを示している。また半導体基板１
内の斜線はキャリアが多数存在する部分を示し、斜線６
１は表面反転層、斜線７１は半導体基板内に形成された
チャネルである。

第５図(a)に明示したように、表面反転層６１はソース
領域４の端部側には形成されておらず、したがってソー
ス領域４とドレイン領域５間の電流通路としての寄与は
しない。

この様に、本発明のＭＯＳＦＥＴでは、半導体基板１の
表面近傍を流れるキャリアがないため、ホットキャリア
がゲート酸化膜２中に飛び込む確率は大幅に減少する。
したがって、長時間の使用に対しても特性の劣化は少な
く、高信頼度のＭＯＳＦＥＴが実現できる。

以下、第１図及び第５図(a)に示したＭＯＳＦＥＴの動
作を詳細に説明する。第６図(a)および(b)は、第１図に
示したＭＯＳＦＥＴについて、チャネル部のオン状態の
エネルギーバンドを示す図である。

第６図(a)は、第１図のＣ−Ｃ′線にそって見たエネル
ギーバンド、同図(b)は第１図中のＤ−Ｄ′線にそって
見たエネルギーバンドである。すなわち、第６図(a)は
半導体基板表面のｐ型不純物層６内の、また同図(b)は
その下のｎ型不純物層７中のチャネルのエネルギーバン
ドを示している。

半導体基板１のｐ層表面では、第６図(a)から分かる様
にゲート電極３とソース領域４が重なっていない部分に
おいて、ポテンシャルにピークが生じている。したがっ
て、この経路にそって、ソースから出た電子はドレイン
に到達することはできない。

一方、第６図(b)に示す様に、半導体基板中のチャネル
では、ソースからドレインに向かってポテンシャルは連
続的に下がっているので、この経路にそえば、電流は容
易に流れることができる。

第７図(a)(b)は、第１図に示す構造のＭＯＳＦＥＴがオ
フ状態からオン状態へ移行する様子を、空乏層の拡がり
方を示すことによって説明するものである。

第７図(a)はオフ状態の空乏層の拡がりを示す。ｐ型不
純物層６とｎ型不純物層７の間の接合から拡がる空乏層
と、ｐ型基板１とｎ型不純物層７の間から拡がる空乏層
によって、半導体基板１中の斜線で示すチャネル７１は
分断されており、ソースとドレイン間に電流は流れな
い。

ここでチャネル７１は、ソースおよびドレイン領域４，
５とそれぞれ接する部分では、高濃度にドープされたソ
ースおよびドレイン拡散領域４，５から電子があふれ出
し、チャネル中央部よりも高い電子濃度となって平衡状
態となっている。

そのためチャネル７１の両端においては、上下から伸び
る空乏層の幅は比較的狭く、第７図(a)に示す様に、オ
フ状態ではチャネルは閉じきっていない。

第７図(b)は、オン状態における空乏層の拡がりを示し
ている。ゲート３に適正な電圧を印加することにより、
ｐ型不純物層６とｎ型不純物層７の間の接合から伸びる
空乏層の幅が減少するので、半導体基板中のチャネル７
１はソース領域４とドレイン領域５の間で連続となり、
ここを電流が流れる。

これと同時に半導体基板表面にも反転層６１が形成され
るが、ソース領域４と接するチャネル領域がゲート電極
３に覆われていないため、この部分では反転層は形成さ
れず、表面反転層６１はソース領域４とドレイン領域５
を連結するに至らない。

従って、半導体基板１の表面近くのチャネルには電流が
流れず、半導体基板１の内部のｎ型不純物層７にできる
チャネルのみに電流が流れることになる。

半導体基板１の内部では、半導体基板表面に形成された
チャネルに比較して縦方向の電界は小さく、チャネル部
７１で発生したキャリアのゲート方向への加速は小さ
い。また半導体基板内部を電流が流れる場合、ゲートま
での距離が長いため、発生したキャリアがゲートに到達
する確率は低下する。

このため本発明によれば、ホットキャリアがゲートに注
入されにくくなり、特性劣化の少ないＭＯＳＦＥＴを実
現できる。

また半導体基板内部を流れる電流は、ゲート酸化膜との
接触もなく、縦方向電界も表面チャネルの場合に比べて
緩和されているため、ゲート酸化膜との間で生ずる散乱
によるキャリア移動度の低下も少ない。したがって本発
明によれば、高い電流駆動力を有し、大きなドレイン電
流を得ることのできるＭＯＳＦＥＴが実現できる。

第８図は第１図のＭＯＳＦＥＴ製作プロセスフローの１
例を示したものである。以下順を追ってその概略を説明
する。

(1)まず、シート抵抗２Ωcmのｐ型半導体基板を用い、6
000ÅのＬＯＣＯＳ（選択酸化）膜８および3000Åの酸
化膜１８を形成した後、加速電圧150KV、打込み量２×
１０¹²cm^-2でリンをイオン打込みしてｎ型不純物層７を
形成する。

(2)つぎに、加速電圧４５ＫＶ、打込み量３×１０¹²cm
^-2で、BF₂をイオン打込みすることにより、ｎ型不純物
層７の表面側にｐ型不純物層６を形成する。

(3)酸化膜１８をなるべくは一旦除去した後、改めて300
0Åのゲート酸化膜２を形成し、その表面上に多結晶シ
リコンを5000Å厚さにデポジションする。

これをリン処理によって低抵抗化した後、ホトリソグラ
フィ技術により、所望形状のゲート電極３に加工する。

(4)ゲート酸化膜２およびゲート電極３を覆うようにシ
リコン酸化膜を5000Å厚さにデポジションした後、等方
性エッチングにより、ゲート３の周囲に絶縁性サイドウ
ォール１２を形成する。

つゞいて、ゲート３およびサイドウォール１２を利用し
たセルフアライン方式により、加速電圧８０ＫＶ、打込
み量５×１０¹⁵cm^-2でヒ素をイオン打込みし、ソース４
およびドレイン５を形成する。

(5)ゲート酸化膜２、ゲート電極３およびサイドウォー
ル１２上に層間絶縁膜１０をデポジションした後、ホト
リソグラフィ技術により、ソースおよびドレインのコン
タクトホールを形成する。配線材料であるアルミニウム
を8000Åの厚さにデポジションし、ホトリソグラフィ技
術により配線形状９に加工する。最後にパッシベーショ
ン膜１１をデポジションする。

以上の工程により、第１図に示した様な、ソースとドレ
イン間のチャネル領域に比べてゲートの長さが短い構造
をもち、ホットキャリアによる特性劣化の少ないｎチャ
ネルＭＯＳＦＥＴが形成できる。

第９図(a)は本発明の他の実施例の断面図である。

第１図に示した実施例は、オフ状態においては、第７図
(a)に示した様に、半導体基板中のチャネル７１がソー
スおよびドレイン領域の近傍で閉じ切っておらず、チャ
ネル７１は中央付近でのみ遮断された状態となってい
る。

このため、ゲート寸法をさらに微細化していくと、チャ
ネル７１がオフ状態においても連続のままとなり、ゲー
ト電圧による電流の制御ができなくなってくる。

第９図(a)の実施例は、ｐ型層６に比較してｎ型層７の
幅を広くすることによって、短チャネル特性を改善する
ものである。

先に述べた様に、ｎ型不純物層７においては、高濃度の
ｎ型不純物層であるソース領域４およびドレイン領域５
からあふれ出してくる電子のために、空乏層が広がりに
くくなっている部分が生じ、実質的にソースとドレイン
が接近した形となる。

そこでこの実施例では、ｎ型不純物層７の長さを広くと
って、電子があふれ出してくる長さをあらかじめ補償す
ることにより、短チャネル特性の改善をはかっている。
第９図(b)はこの状態を示したものであるが、その詳細
は、第７図(a)との対比から容易に理解できるところで
あるので、こゝでは説明を省略する。

以上では、ｐ型半導体基板上に構成されたＭＯＳＦＥＴ
に本発明を適用した例について述べたが、本発明は石
英、サファイア等の絶縁基板上に単結晶シリコン膜を配
置した、いわゆるSOI（Silicon on Insolator）構造の
基板にも適用することができることは明らかであり、さ
らに、SOI基板としてシリコンの上にシリコン酸化膜を
設けたものでもよいことは言うまでもない。また、不純
物の導電型を変更することによりｐチャネルMOSにも応
用することができる。

〔発明の効果〕

本発明による構造を有するＭＯＳＦＥＴでは半導体基板
内部のみを電流が流れるため、発生したホットキャリア
がゲートおよびゲート周囲の酸化膜に注入される確率が
減少し、長時間の使用に対しても特性の劣化を少なくで
きる効果がある。

また、半導体基板の内部は、表面とは異なり、縦方向の
電界が小さく、ゲート酸化膜との間の散乱も少ないの
で、キャリア移動度の低下が少なくなる。このため大き
な電流駆動力を実現し、大きなドレイン電流を得ること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す断面図、第２図(a)(b)
は従来素子の構造、動作を説明する図、第３図は従来例
の構造を示す断面図、第４図(a)(b)は第３図の素子の動
作を説明する図、第５図(a)(b)，第６図，第７図(a)(b)
は本発明による素子の動作を説明する図、第８図は第１
図の素子の製造工程を示す図、第９図(a)(b)は本発明の
他の実施例を示す断面図である。 １……半導体基板、２……ゲート酸化膜、３……ゲート
電極、４……ソース領域、５……ドレイン領域、６……
ｐ型不純物層、７……ｎ型不純物層、７１……チャネル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 南 正隆 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 長野 隆洋 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (56)参考文献 特開 昭60−50960（ＪＰ，Ａ) 特開 昭48−101887（ＪＰ，Ａ)

Claims (4)

【特許請求の範囲】
1. 【請求項１】チャネル領域の両側に対向して配置された
   第１導電型のソースおよびドレイン領域と、前記チャネ
   ル領域の表面上にゲート絶縁膜を介して配置されたゲー
   ト電極とを有し、前記チャネル領域が表面側の第２導電
   型領域およびその真下の第１導電型領域よりなる半導体
   装置において、 第１導電型領域内に所望のチャネルを形成するためのゲ
   ート電圧が印加された状態でも、ゲート電極下方の第２
   導電型領域表面に形成される反転層がソース領域とドレ
   イン領域とを連結しないように、前記ゲート電極のチャ
   ネル領域方向の長さがソースおよびドレイン領域間の距
   離よりも短くされたことを特徴とする半導体装置。
2. 【請求項２】チャネル領域を構成する第２導電型領域の
   チャネル領域方向の長さがその真下の第１導電型領域の
   それより短かくされたことを特徴とする前記特許請求の
   範囲第１項記載の半導体装置。
3. 【請求項３】チャネル領域、ソースおよびドレイン領域
   が第２導電型半導体基板上に形成されたことを特徴とす
   る前記特許請求の範囲第１項または第２項記載の半導体
   装置。
4. 【請求項４】チャネル領域、ソースおよびドレイン領域
   が絶縁性基板上に形成されたことを特徴とする前記特許
   請求の範囲第１項または第２項記載の半導体装置。