JPH0612878A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

Info

Publication number
JPH0612878A
JPH0612878A JP4166475A JP16647592A JPH0612878A JP H0612878 A JPH0612878 A JP H0612878A JP 4166475 A JP4166475 A JP 4166475A JP 16647592 A JP16647592 A JP 16647592A JP H0612878 A JPH0612878 A JP H0612878A
Authority
JP
Japan
Prior art keywords
signal
test mode
test
terminal
high voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4166475A
Other languages
English (en)
Inventor
Yoshiyuki Haraguchi
喜行 原口
Yutaka Arita
豊 有田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP4166475A priority Critical patent/JPH0612878A/ja
Priority to US08/051,405 priority patent/US5305267A/en
Publication of JPH0612878A publication Critical patent/JPH0612878A/ja
Priority to US08/186,955 priority patent/US5384741A/en
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/46—Test trigger logic

Landscapes

  • Static Random-Access Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】 【構成】 ＳＲＡＭの出荷前テストが要求されるとき、
端子６２を介して予じめ定められた時間長さを越えるパ
ルス幅を有するパルス信号ＰＬが与えられる。パルス幅
検出回路８０は与えられたパルス信号のパルス幅を検出
し、保持信号ＨＤを出力する。テストモード信号保持回
路９０は、保持信号ＨＤに応答して外部から与えられる
テストモード要求信号ＴＭ′を保持する。出荷前テスト
が終了された後は、ヒューズ７１の溶断により、パルス
幅検出回路８０が不能化される。 【効果】 出荷前テストが行われた後ヒューズ７１が溶
断されるので、テストモード動作が好ましくなく行われ
るのが防がれる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、一般に半導体メモリ
装置に関し、特に、テストモード動作が望ましくなく引
き起こされるのを防ぐことのできる半導体メモリ装置に
関する。
【０００２】
【背景の技術】一般に、半導体メモリを始めとする半導
体集積回路装置について、工場の出荷前に、製造された
半導体集積回路装置が所望の機能を達成できるか否かを
確認するための出荷前テストが行われる。出荷前テスト
において、たとえば半導体メモリは、外部から指定され
たテストモードにおいて動作される。すなわち、外部か
ら何らかのテストモード信号が半導体メモリに与えら
れ、半導体メモリは与えられたテストモード信号に応答
してテストモード動作を実行する。
【０００３】一般に、出荷前テストは半導体装置の製造
工場においてのみ行われるべきである。すなわち。半導
体装置のユーザにとっては、出荷された半導体装置が出
荷前テストのためのテストモードにおいて動作すること
は望ましくない。しかしながら、場合によっては、テス
トモード動作が好ましくなく引き起こされることもあ
る。以下の記載では、まずこの望ましくないテストモー
ド動作が引き起こされる原因について半導体メモリにつ
いて説明する。
【０００４】図６は、この発明の背景を示すスタティッ
クランダムアクセスメモリ（以下「ＳＲＡＭ」という）
のブロック図である。図６を参照して、このＳＲＡＭ１
０１は、ｎ個のメモリブロックＢＫ１ないしＢＫｎと、
アクセスされるべきメモリブロックを選択するためのブ
ロックセレクタ回路８とを含む。メモリブロックＢＫ１
ないしＢＫｎのうちの１つ、たとえばメモリブロックＢ
Ｋ１は、行および列に配設されたメモリセル（図示せ
ず）を備えたメモリセルアレイ１１と、ビット線負荷回
路１７１と、アクセスされるべきビット線対を選択する
ためのマルチプレクサ２１と、データ書込のための書込
バッファ３１と、データ読出のためのセンスアンプ４１
とを含む。他のメモリブロックＢＫ２ないしＢＫｎにお
いても、同様の回路構成が設けられている。
【０００５】ＳＲＡＭ１０１は、さらに、外部から与え
られる行アドレス信号ＲＡを受ける行アドレスバッファ
５１と、外部から与えられる列アドレス信号ＣＡを受け
る列アドレスバッファ５２と、外部から与えられるブロ
ックアドレス信号ＢＡを受けるブロックアドレスバッフ
ァ５３と、行アドレス信号ＲＡをデコードする行デコー
ダ６と、列アドレス信号ＣＡをデコードする列デコーダ
７と、ブロックアドレス信号ＢＡをデコードすることに
よりアクセスされるべきブロックを選択するブロックセ
レクタ８と、入力データ信号ＤＩを受けるデータ入力バ
ッファ５５と、出力データ信号ＤＯを出力するデータ出
力バッファ５６と、外部から与えられるチップ選択信号
／ＣＳおよび書込イネーブル信号／ＷＥに応答して動作
する読出／書込制御回路５４とを含む。
【０００６】次に、通常のアクセス動作について説明す
る。たとえばメモリブロックＢＫ１がアクセスされると
き、メモリブロックＢＫ１を指定するためのブロックア
ドレス信号ＢＡがアドレスバッファ５３を介してブロッ
クセレクタ回路８に与えられる。ブロックセレクタ回路
８は与えられたブロックアドレス信号ＢＡをデコード
し、書込バッファ３１およびセンスアンプ４１のみを選
択的に活性化させる。データ読出において、行デコータ
６が行アドレス信号ＲＡに応答してメモリセルアレイ１
１内の１本のワード線（図示せず）を活性化させる。列
デコーダ７は、列アドレス信号ＣＡに応答してメモリセ
ルアレイ１１内の１つの列を選択する。したがって、行
デコーダ６および列デコーダ７によって指定されたメモ
リセルにストアされていたデータ信号がマルチプレクサ
２１を介してセンスアンプ４１に与えられる。センスア
ンプ４１によって増幅されたデータ信号は、データ出力
バッファ５６を介して出力データＤＯとして出力され
る。
【０００７】書込動作において、入力データＤＩがデー
タ入力バッファ５５を介して書込バッファ３１に与えら
れる。列デコーダ７は、列アドレス信号ＣＡに応答して
メモリセルアレイ１１内の１つの列を選択する。行デコ
ーダ６は、行アドレス信号ＲＡに応答してメモリセルア
レイ１１内の１本のワード線を活性化させる。したがっ
て、書込バッファ３１は、マルチプレクサ２１を介して
行デコーダ６および列デコーダ７によって指定されたメ
モリセルにデータ信号を書き込む。
【０００８】図７は、図６に示したメモリセルアレイ１
１の周辺回路の回路図である。図７を参照して、表示の
簡単化のため、メモリセルアレイ１１内の４つのメモリ
セル２４ａないし２４ｄだけが示される。メモリセル２
４ａおよび２４ｃは、ビット線２０ａと２０ｂとの間に
接続される。メモリセル２４ｂおよび２４ｄは、ビット
線２１ａと２１ｂとの間に接続される。
【０００９】ビット線負荷回路１７１は、各々が電源電
位Ｖｃｃと対応する一本のビット線２０ａ，２０ｂ，２
１ａおよび２１ｂとの間に接続されたＮＭＯＳトランジ
スタ２５ａ，２５ｂ，２６ａおよび２６ｂを含む。一
方、マルチプレクサ２１は、Ｉ／Ｏ線対２９ａ，２９ｂ
とビット線２０ａ，２０ｂ，２１ａおよび２１ｂとの間
に接続されたＮＭＯＳトランジスタ２７ａ，２７ｂ，２
８ａおよび２８ｂを含む。Ｉ／Ｏ線対２９ａおよび２９
ｂは、センスアンプ４１の入力および書込バッファ３１
の出力に接続される。
【００１０】行デコーダ６は、アクセスされるべきメモ
リセルに接続されているワード線ＷＬ０およびＷＬ１の
一本を選択的に活性化する。ワード線ＷＬ０に接続され
たメモリセル２４ａおよび２４ｂは、ひとつのメモリセ
ル行を構成する。ワード線ＷＬ０が活性化されたとき、
メモリセル２４ａおよび２４ｂを含むメモリセル行がア
クセスされる。一方、行デコーダ７は、アクセスされる
べきメモリセル列を選択するための列選択信号Ｙ０およ
びＹ１の一方を活性化する。たとえば、列選択信号Ｙ０
が活性化されたとき、トランジスタ２７ａおよび２７ｂ
がオンするので、メモリセル２４ａおよび２４ｃを含む
メモリセル列がアクセスされる。
【００１１】図８は、図７に示したメモリセルの一例を
示す回路図である。図８を参照して、このメモリセルＭ
Ｃ１（たとえば図７の２４ａ）は、ＮＭＯＳトランジス
タ４１ａおよび４１ｂと、高抵抗負荷としての抵抗４３
ａおよび４３ｂと、アクセスゲートとしてのＮＭＯＳト
ランジスタ４２ａおよび４２ｂとを含む。
【００１２】図９は、図７に示したメモリセルの別の例
を示す回路図である。図９を参照して、このメモリセル
ＭＣ２は、ＮＭＯＳトランジスタ４１ａおよび４１ｂ
と、負荷として働くＰＭＯＳトランジスタ４４ａおよび
４４ｂと、アクセスゲートとしてのＮＭＯＳトランジス
タ４２ａおよび４２ｂとを含む。
【００１３】図１０は、図７に示したメモリセル２４ａ
の読出動作を説明するためのタイミング図である。図１
０を参照して、横軸は時間の経過を示し、縦軸は電位
（ボルト）を示す。ラインＡＤｉは、行アドレスバッフ
ァ５１および列アドレスバッファ５２の入力信号の変化
を示す。ラインＡＤｏは、行および列アドレスバッファ
５１および５２の出力信号の変化を示す。ラインＷＬ
は、メモリセル２４ａに接続されたワード線ＷＬ０の変
化を示す。ラインＩ／ＯはＩ／Ｏ線対２９ａおよび２９
ｂの電位の変化を示す。ラインＳＡｏは、センスアンプ
４１の出力電圧の変化を示す。ラインＤｏは、データ出
力バッフア５６の出力電圧の変化を示す。
【００１４】時刻ｔ０において、入力アドレス信号ＡＤ
ｉが変化される。したがって、アドレスバッファ５１お
よび５２の出力信号ＡＤｏは、時刻ｔ１において変化す
る。時刻ｔ２において、ワード線ＷＬ０の電位が変化す
るので、メモリセル２４ａ内にストアされたデータ信号
がビット線対２０ａ，２０ｂに伝えられる。これに加え
て、列デコーダ７から出力される列選択信号Ｙ０が高レ
ベルになるので、トランジスタ２７ａおよび２７ｂがオ
ンする。したがって、時刻ｔ３において、Ｉ／Ｏ線対２
９ａおよび２９ｂの電位が変化する。
【００１５】時刻ｔ４においてセンスアンプ４１が、読
出／書込制御回路５４から与えられる制御信号に応答し
て活性化されるので、センスアンプ４１によるデータ信
号の増幅が行われる。したがって、時刻ｔ５において、
データ出力バッファ５６の出力信号Ｄｏがメモリセル２
４ａから読出されたデータに従って変化される。
【００１６】前述の出荷前テストにおいて、一般に半導
体装置の加速試験（テスト）が行われる。ＳＲＡＭにつ
いても、環境ストレス（温度，湿度，振動など）および
電気ストレス（電圧，電流など）をＳＲＡＭに与えるこ
とによって加速試験が行われる。すなわち、上記のスト
レスがＳＲＡＭに与えられた後、そのＳＲＡＭについて
データ書込およびデータ読出が行われる。メモリセルア
レイ内のすべてのメモリセルについてデータ書込および
データ読出が繰返され、書込データと読出データが常に
一致することが確認される。もし、書込データと読出デ
ータの一致が検出されないとき、そのＳＲＡＭは不良品
であるとして廃棄される。
【００１７】上記のデータ書込およびデータ読出を個々
のメモリセルについて行い、かつ一致を個々に読出すこ
とは、非常に長い時間を要するので、近年では、テスト
時間を短縮するため次のような改善が施されている。
【００１８】再び図６を参照して、ＳＲＡＭ１０１は、
さらに、センスアンプ４１ないし４ｎから出力されるデ
ータ信号を受けるように接続された一致検出回路５を備
えている。スペア端子５７を介してテストモード信号Ｔ
Ｍが外部から与えられたとき、一致検出回路５，書込バ
ッファ３１ないし３ｎおよびセンスアンプ４１ないし４
ｎが能動化される。その結果、共通の入力信号ＤＩを、
各メモリセルアレイ１１ないし１ｎにおいて対応するア
ドレスのメモリセルに書き込むことが可能となる。さら
には、各メモリセルアレイ１１ないし１ｎ内の対応する
アドレスのメモリセルから読出されたデータ信号を、セ
ンスアンプ４１ないし４ｎを介して同時に一致検出回路
５に与えることが可能となる。一致検出結果を示す信号
は、テストモードにおいて、データ出力バッファ５６を
介して外部に出力される。
【００１９】テストモード信号ＴＭが与えられている間
において、行アドレス信号ＲＡおよび列アドレス信号Ｃ
Ａが繰返し与えられ、各メモリセルアレイ１１ないし１
ｎ内の対応するアドレスのメモリセルにデータ信号が書
き込まれ、かつストアされたデータ信号が読み出され
る。一致検出回路５において、いずれのアドレスについ
ても書込データと読出データとの間の一致が検出される
とき、そのＳＲＡＭが「良品」として判断される。この
ように、一致検出回路５を用いることにより、すべての
メモリセルアレイ１１ないし１ｎにつしいて、データ書
込およびデータ読出の繰り返しを並列に行うことができ
るので、テストに要する時間が短縮される。
【００２０】図６に示したＳＲＡＭ１０１では、テスト
モードを指定するのに、スペア端子５７が用いられてい
る。もし、ＳＲＡＭがスペア端子を有していないとき、
図１１に示すような高電圧検出回路５９が設けられる。
【００２１】図１１は、この発明の背景を示すＳＲＡＭ
の別の例を示すブロック図である。図１１を参照して、
このＳＲＡＭ１０２は、ブロックアドレス信号ＢＡを受
ける外部端子のうち最上位の端子５８に接続された高電
圧検出回路５９を含む。外部からテストモードが指定さ
れるとき、端子５８を介して電源電位Ｖｃｃを越える高
電圧信号ＨＶが端子５８を介して与えられる。高電圧検
出回路５９は、与えられた高電圧信号ＨＶに応答してテ
ストモード信号ＴＭを出力する。テストモード信号ＴＭ
は、一致検出回路５，書込バッファ３１ないし３ｎおよ
びセンスアンプ４１ないし４ｎに与えられる。
【００２２】ブロックアドレス信号ＢＡの最上位ビット
を受けるための端子５８は、通常の動作においてメモリ
ブロックを指定するために使用される。テストモードに
おいて、前述のようにすべてのメモリブロックがアクセ
スされる。したがって、メモリブロックの指定の必要が
ないので、端子５８はテストモードにおいてテストモー
ドを外部から指定するのに使用できる。すなわち、端子
５８を介して高電圧信号ＨＶを与えることは、テストモ
ードにおいて何ら問題を生じさせない。
【００２３】高電圧検出回路５９がテストモード信号Ｔ
Ｍを出力した後、図６に示したＳＲＡＭ１０１と同様の
テスト動作、すなわち一致検出回路５による一致検出動
作が繰り返される。
【００２４】図１２は、この発明の背景を示すＳＲＡＭ
のさらに別の例を示すブロック図である。図１２を参照
して、このＳＲＡＭ１０３は、書込イネーブル信号／Ｗ
Ｅを受けるための端子６２に接続された高電圧検出回路
６０と、ブロックアドレス信号ＢＡの最上位ビットを受
けるための端子５８に接続されたテストモード信号保持
回路６１とを含む。外部からテストモードが指定される
とき、端子６２を介して高電圧信号ＨＶが与えられる。
高電圧検出回路６０は高電圧信号ＨＶに応答して保持信
号ＨＤを出力する。テストモード信号保持回路６１は、
与えられた保持信号ＨＤに応答して、端子５８を介して
与えられるテストモード信号ＴＭ′を保持する。保持さ
れた信号は、テストモード信号ＴＭとしてテストモード
信号保持回路６１から出力される。
【００２５】図１２に示したＳＲＡＭ１０３では、外部
からテストモードを指定するのに、高電圧検出回路６０
およびテストモード信号保持回路６１が用いられてい
る。テストモード信号ＴＭ′が一旦テストモード信号保
持回路６１内に保持された後、テストモード信号ＴＭが
一致検出回路５，書込バッファ３１ないし３ｎおよびセ
ンスアンプ４１ないし４ｎに与えられ続ける。したがっ
て、テストモードの指定が終了した後、端子６２に高電
圧信号ＨＶを与え続ける必要がない。一致検出回路５に
よる一致検出動作は、図６に示したＳＲＡＭ１０１と同
様に行われる。
【００２６】図１３は、図１２に示した高電圧検出回路
６０の回路図である。図１３を参照して、高電圧検出回
路６０は、レベル判別のためのインバータ７８と、端子
６２とインバータ７８の入力ノードとの間に直列に接続
されたＮＭＯＳトランジスタ８６，８７および８８とを
含む。各トランジスタ８６，８７および８８は、対応す
るゲートが対応するドレインに接続され、ダイオードを
構成している。
【００２７】動作において、端子６２を介して電源電位
Ｖｃｃ以下の信号が与えられたとき、インバータ７８は
高レベルの保持信号ＨＤを出力する。したがって、テス
トモード信号保持回路６１は、この場合では、端子５８
を介して与えられる信号ＴＭ′を保持しない。一方、端
子６２を介して電源電位Ｖｃｃを越える高電圧信号ＨＶ
が与えられたとき、インバータ７８が低レベルの保持信
号ＨＤを出力する。テストモード信号保持回路６１は、
信号ＨＤに応答して、端子５８を介して与えられるテス
トモード信号ＴＭ′を保持し、保持された信号がテスト
モード信号ＴＭとして出力される。図１３に示した高電
圧検出回路６０は、図１１に示した高電圧検出回路５９
としても用いられることが指摘される。
【００２８】
【発明が解決しようとする課題】上記の説明から分かる
ように、図１１および図１２に示したＳＲＡＭ１０２お
よび１０３では、外部からテストモードを指定するの
に、他の目的を有している端子５８および６２が共用さ
れている。端子５８および６２の共用は、外部端子の増
加を防ぐのに貢献するのであるが、次のような問題を引
き起すことがある。
【００２９】高電圧検出回路５９および６０は、図１３
に示すような回路構成を有しているので、ＳＲＡＭの製
造における何らかの原因により、高電圧信号ＨＶの判別
のためのしきい値がしばしば変動され得る。テストモー
ドの指定を確実に行うためには、高電圧信号ＨＶの電位
をより高く選択するべきであるが、そのような高電圧の
供給はＭＯＳトランジスタを破壊しやすい。したがっ
て、高電圧信号ＨＶの電位は、電源電位Ｖｃｃを越える
それほど高くない範囲内に選択する必要がある。その結
果、高電圧の判別のためのしきい値が製造工程における
何らかの原因により低くなっている場合に、テストモー
ドの指定がユーザによって要求されていないにもかかわ
らず、テストモードの指定が認識されることがあり得
る。したがって、そのような場合にはＳＲＡＭにおける
テストモード動作が開始されてしまい、そのことはＳＲ
ＡＭのユーザにとって誤動作として認識される。
【００３０】この発明は、上記のような課題を解決する
ためになされたもので、半導体メモリ装置において、テ
ストモード動作が好ましくなく引き起こされるのを防ぐ
ことを目的とする。
【００３１】
【課題を解決するための手段】請求項１の発明にかかる
半導体メモリ装置は、外部から与えられるパルス信号を
受けるための第１の端子と、外部から与えられるテスト
モード信号を受けるための第２の端子と、第１の端子を
介して与えられるパルス信号が予め定められた時間長さ
を越えるパルス幅を有していることを検出するパルス幅
検出手段と、パルス幅検出手段に応答して、第２の端子
を介して与えられるテストモード信号を保持するテスト
モード信号保持手段と、テストモード信号保持手段内に
保持されたテストモード信号に応答して、半導体メモリ
装置におけるテストを実行するテスト回路手段と、テス
ト回路手段によりテストが実行されるべきでないとき、
パルス幅検出手段による検出動作を不能化する不能化手
段とを含む。
【００３２】請求項２の発明にかかる半導体メモリ装置
は、外部から与えられ、かつ電源電位を越える高電圧信
号を受けるための第１の端子と、外部から与えられるテ
ストモード信号を受けるための第２の端子と、第１の端
子を介して高電圧信号が与えられたことを検出する高電
圧検出手段と、高電圧検出手段に応答して、第２の端子
を介して与えられるテストモード信号を保持するテスト
モード保持手段と、テストモード信号保持手段内に保持
されたテストモード信号に応答して、半導体メモリ装置
におけるテストを実行するテスト回路手段と、テスト回
路手段によりテストが実行されるべきでないとき、高電
圧検出手段による検出動作を不能化する不能化手段とを
含む。
【００３３】請求項３に発明にかかる半導体メモリ装置
は、外部から与えられ、かつ電源電位を越える高電圧信
号を受けるための予め定められた端子と、予め定められ
た端子を介して高電圧信号が与えられたことを検出する
高電圧検出手段と、高電圧検出手段に応答して、半導体
メモリ装置におけるテストをを実行するテスト回路手段
と、テスト回路手段によりテストが実行されるべきでな
いとき、高電圧検出手段を予め定められた端子から切断
する切断回路手段とを含む。
【００３４】
【作用】請求項１の発明における半導体メモリ装置で
は、パルス幅検出手段が、予め定められた時間長さを越
えるパルス幅を有しているパルス信号が与えられたこと
を検出したときのみ、テストモード信号保持手段が第２
の端子を介して与えられるテストモード信号を保持す
る。テスト回路手段は、保持されたテストモード信号に
応答して半導体メモリ装置におけるテストを実行する。
これに加えて、テスト回路手段によるテストが実行され
るべきでないとき、不能化手段がパルス幅検出手段によ
る検出動作を不能化する。したがって、テスト回路手段
によりテストが実行されるべきでないときに、テストモ
ード信号保持手段がテストモード信号を保持することは
なく、その結果テスト回路手段が好ましくなく動作する
のが防がれる。
【００３５】請求項２の発明における半導体メモリ装置
でも、テスト回路手段によりテストが実行されるべきで
ないときに、不能化手段が高電圧検出手段による検出動
作を不能化する。その結果、テストモード信号保持手段
がこのときにテストモード信号を保持することはなく、
したがって、テスト回路手段が好ましくなく動作するこ
とが防がれる。
【００３６】請求項３の発明における半導体メモリ装置
では、テスト回路手段によりテストが実行されるべきで
ないとき、切断回路手段が高電圧検出手段を予め定めら
れた端子から切断する。その結果、高電圧検出手段が動
作することがなく、したがって、テスト回路手段が好ま
しくなく動作することが防がれる。
【００３７】
【実施例】図１は、この発明の一実施例を示すＳＲＡＭ
のブロック図である。図１を参照して、このＳＲＡＭ１
００は、書込イネーブル信号／ＷＥを受けるための端子
６２に接続された切断回路７０と、切断回路７０を介し
て与えられるパルス信号のパルス幅を検出するためのパ
ルス幅検出回路８０と、ブロックアドレス信号ＢＡの最
上位ビットを受けるための端子５８に接続されたテスト
モード信号保持回路９０とを含む。ＳＲＡＭ１００の他
の回路構成については、図６に示したＳＲＡＭ１０１と
同様であるので説明が省略される。
【００３８】図２は、図１に示した切断回路７０および
パルス幅検出回路８０の回路図である。図２を参照し
て、切断回路７０は、端子６２に接続されたヒューズ７
１と、チップ選択信号ＣＳに応答してパルス信号ＰＬを
通過させるトランスミッションゲート７３と、パルス信
号ＰＬを受けるように接続されたインバータ７５と、イ
ンバータ７５の入力ノードをプルアップするためのＰＭ
ＯＳトランジスタ７４と、ヒューズ７１と電源端子Ｖｃ
ｃとの間に接続されたダイオード７２とを含む。トラン
ジスタ７４のゲートは接地されている。
【００３９】パルス幅検出回路８０は、切断回路７０か
ら出力された反転されたパルス信号／ＰＬを受ける遅延
素子８１と、信号／ＰＬおよび遅延された信号／ＰＬＤ
を受けるＮＡＮＤゲート８２とを含む。ＮＡＮＤゲート
８２の出力信号は、保持信号ＨＤとしてテストモード信
号保持回路９０に与えられる。
【００４０】図２に示した抵抗６３およびＮＭＯＳトラ
ンジスタ６４は、読出／書込制御回路５４のための入力
保護回路として設けられている。
【００４１】図３は図２に示したパルス幅検出回路８０
の動作を説明するためのタイミング図である。図２およ
び図３を参照して、以下にテストモード指定動作につい
て説明する。
【００４２】端子６２を介して、テストモード信号の保
持を要求するためのパルス信号ＰＬが切断回路７０に与
えられる。パルス信号ＰＬは、ヒューズ７１およびトラ
ンスミッションゲート７３を介してインバータ７５に与
えられる。外部から与えられたパルス信号ＰＬは、プル
アップのためのＰＭＯＳトランジスタ７４に影響される
ことなくパルスを伝えることができる。言い換えると、
トランジスタ７４は、パルス信号ＰＬにうちかってイン
バータ７５の入力ノードをプルアップできるほどの相互
コンダクタンスを有していない。したがって、インバー
タ７５を介して、反転されたパルス信号／ＰＬが出力さ
れる。
【００４３】パルス信号／ＰＬは遅延素子８１により遅
延され、遅延されたパルス信号／ＰＬＤがＮＡＮＤゲー
ト８２に与えられる。ＮＡＮＤゲート８２は、パルス信
号／ＰＬをも受ける。遅延素子８１における遅延時間Δ
Ｔは、たとえば１００ｍｓに設定されている。したがっ
て、ＮＡＭＤゲート８２は、パルス信号／ＰＬが時間長
ささΔＴを越えて低レベルであるとき、言い換えるとパ
ルス信号／ＰＬがΔＴを越えるパルス幅を有していると
き、低レベルの出力信号ＨＤを出力する。すなわち、図
３を参照して、時刻ｔ１においてパルス信号／ＰＬが立
ち下がった後、時間長さΔＴが経過した時刻ｔ２におい
て、ＮＡＮＤゲート８２が低レベルの信号ＨＤを出力す
る。
【００４４】テストモード信号保持回路９０は、低レベ
ルの保持信号ＨＤに応答してテストモード信号ＴＭ′の
ための保持状態にもたらされる。時刻ｔ３において、端
子５８を介してテストモードを要求するテストモード信
号ＴＭ′が立ち下がる。したがって、テストモード信号
保持回路９０は、低レベルの保持信号ＨＤに応答して低
レベルのテストモード要求信号ＴＭ′を保持する。保持
された信号は、低レベルのテストモード信号ＴＭとして
テストモード信号保持回路９０から出力される。低レベ
ルのテストモード信号が出力されたとき、ＳＲＡＭ１０
０においてテストモード動作が実行される。
【００４５】テストモード信号ＴＭがいったんテストモ
ード信号保持回路９０において保持された後は、端子６
２および５８に何ら特別の信号を与え続ける必要がな
い。したがって、これらの端子６２および５８は、テス
トモード動作における必要に従って使用され得る。他
方、テストモードの解除は次のように行われる。
【００４６】時刻ｔ１１において低レベルのパルス信号
／ＰＬがパルス幅検出回路８０に与えられる。時刻ｔ１
１の後時間長さΔＴが経過した時刻ｔ１２において、パ
ルス幅検出回路８０が低レベルの信号ＨＤを出力する。
したがって、テストモード信号保持回路９０は、低レベ
ルの保持信号ＨＤに応答してテストモード解除信号Ｔ
Ｍ′を保持できる状態にもたらされる。
【００４７】時刻ｔ１３において高レベルのテストモー
ド解除信号ＴＭ′がテストモード信号保持回路９０に与
えられる。したがって、テストモード信号保持回路９０
は高レベルの信号ＴＭ′を保持し、保持された信号をテ
ストモード信号ＴＭとして出力する。すなわち、高レベ
ルのテストモード信号ＴＭが出力され、図１に示した一
致検出回路５，書込バッファ３１ないし３ｎおよびセン
スアンプ４１ないし４ｎに与えられる。高レベルのテス
トモード信号ＴＭが出力されたとき、ＳＲＡＭ１００に
おけるテストモード動作が終了され、したがってＳＲＡ
Ｍ１００が通常の動作を行ないうる状態にもたらされ
る。
【００４８】図４は、図１に示したテストモード信号保
持回路９０の回路図である。図４を参照して、テストモ
ード信号保持回路９０は、インバータ８３，８４および
８５と、ＮＭＯＳトランジスタ９１ないし９６と、ＰＭ
ＯＳトランジスタ９７および９８と、キャパシタ９９と
を含む。
【００４９】動作において、低レベルの保持信号ＨＤが
与えられたとき、インバータ８４が高レベルの信号をト
ランジスタ９２および９６のゲートに与える。したがっ
て、トランジスタ９２および９６がオンする。これに加
えて、低レベルのテストモード要求信号ＴＭ′が端子５
８を介して与えられたとき、インバータ８３が高レベル
の信号をトランジスタ９５のゲートに与える。したがっ
て、トランジスタ９３，９４，９７および９８によって
構成されたラッチ回路６５の出力ノードＮ２が強制的に
プルダウンされる。したがって、トランジスタ９７およ
び９４がオンするので、ラッチ回路６５はノードＮ２を
介して低レベルのテストモード信号ＴＭを出力する。
【００５０】他方、低レベルの保持信号ＨＤが与えられ
ている期間において、高レベルのテストモード解除信号
ＴＭ′が与えられたとき、トランジスタ９１がオンし、
トランジスタ９５はオフする。したがって、ラッチ回路
６５のノードＮ１がトランジスタ９１および９２によっ
て強制的にプルダウンされるので、トランジスタ９８お
よび９３がオンする。その結果、高レベルのテストモー
ド信号ＴＭがノードＮ２を介して出力される。
【００５１】高レベルの保持信号ＨＤが与えられたと
き、トランジスタ９２および９６はオフする。したがっ
て、ラッチ回路６５におけるテストモード信号の保持状
態が維持されるので、テストモード信号保持回路９０か
ら出力されるテストモード信号ＴＭのレベルは保たれ
る。
【００５２】図４に示したテストモード信号保持回路９
０が低レベルのテストモード信号ＴＭを出力している期
間において、図１に示した一致検出回路５，書込バッフ
ァ３１ないし３ｎおよびセンスアンプ４１ないし４ｎに
よるテストモード動作が行われる。他方、高レベルのテ
ストモード信号ＴＭが出力されるとき、一致検出回路５
は不能化され、書込バッファ３１ないし３ｎおよびセン
スアンプ４１ないし４ｎの通常のアクセス動作を行う。
【００５３】テストモード動作が行われるべきでないと
き、テストモード信号保持回路ＴＭは常に高レベルのテ
ストモード信号ＴＭを出力する必要がある。したがっ
て、電源電圧Ｖｃｃの供給が開始されたとき、テストモ
ード信号保持回路９０が自動的に高レベルのテストモー
ド信号ＴＭを出力するように、トランジスタ９１ないし
９３のそれぞれのしきい電圧がトランジスタ９４ないし
９６のそれぞれのしきい電圧よりも低くなるように設計
されている。これにより、テストモード信号保持回路９
０は、保持信号ＨＤが与えられなくても、電源電圧Ｖｃ
ｃが供給された後常に高レベルのテストモード信号ＴＭ
を出力することができる。したがって、ＳＲＡＭ１００
は、電源電圧Ｖｃｃが供給された後は、常に通常の動作
モードで動作できる状態にもたらされる。
【００５４】再び図２を参照して、出荷前テストが終了
した後、切断回路７０内のヒューズ７１が切断される。
すなわち、ＳＲＡＭ１００が出荷されたあとはテストモ
ード動作が実行されるべきでないので、ヒューズ７１の
切断によりパルス幅検出回路８０の検出動作が不能化さ
れる。ヒューズ７１の切断は次のように行われる。
【００５５】図１に示した電源電圧端子Ｖｃｃが接地さ
れ、これに加えて、端子６２を介して高レベルの電圧が
与えられる。したがって、電流が端子６２からヒューズ
７１およびダイオード７２を介して接地された電源端子
Ｖｃｃに流れるので、ヒューズ７１が溶断される。ヒュ
ーズ７１の溶断により、インバータ７５の入力ノードは
端子６２から物理的に切断される。
【００５６】ＳＲＡＭ１００に通常の電源電圧Ｖｃｃが
与えられたとき、インバータ７５の入力ノードはトラン
ジスタ７４により常にプルアップされる。したがってイ
ンバータ７５が低レベルに固定された信号／ＰＬを出力
することになる。その結果、パルス幅検出回路が不能化
され、高レベルの保持信号ＨＤが出力される。テストモ
ード信号保持回路９０は、高レベルの保持信号ＨＤが与
えられるので、端子５８に与えられるいかなる信号をも
保持することはない。したがって、テストモード動作が
好ましくなく行なわれるのが防がれる。
【００５７】図５は、この発明の別の実施例のＳＲＡＭ
において適用され得る高電圧検出回路の回路図である。
図５を参照して、改善された高電圧検出回路６０′は、
図１３に示した回路６０と比較すると、さらに、ヒュー
ズ８９と、ダイオード７６と、抵抗７７とを備えてい
る。ヒューズ８９は、トランジスタ８６ないし８８の直
列接続とインバータ７８の入力ノードとの間に接続され
る。ダイオード７６は、電源電圧端子Ｖｃｃとインバー
タ７８の入力ノードとの間に接続される。抵抗７７は、
インバータ７８の入力ノードと接地電位との間に接続さ
れる。
【００５８】図５に示した高電圧検出回路６０′は、図
１１および図１２に示したＳＲＡＭ１０２および１０３
における高電圧検出回路５９および６０に代えて用いら
れ得る。
【００５９】端子６２を介して、電源電位Ｖｃｃを越え
る高電圧信号ＨＶが与えられたとき、インバータ７８は
低レベルの保持信号ＨＤを出力する。テストモード信号
保持回路９０は、低レベルの信号ＨＤに応答して、テス
トモード要求信号またはテストモード解除信号ＴＭ′を
保持する。保持された信号はテストモード信号ＴＭとし
てテストモード信号保持回路９０から出力される。
【００６０】出荷前テストが終了された後、ヒューズ８
９が溶断される。ヒューズ８９の溶断は図２に示したヒ
ューズ７１と同様に行われる。すなわち、電源電圧端子
Ｖｃｃが接地された後、端子６２を介して高レベルの電
圧が与えられる。したがって、電流がトランジスタ８６
ないし８８，ヒューズ８９およびダイオード７６を介し
て接地された電源電圧端子Ｖｃｃに向って流れるので、
ヒューズ８９が溶断される。言い代えると、インバータ
７８の入力ノードは、ヒューズ８９の溶断により端子６
２から物理的に切断される。
【００６１】ＳＲＡＭに電源電圧Ｖｃｃが供給された
後、インバータ７８の入力ノードは抵抗７７の作用によ
り低レベルにもたらされる。したがって、インバータ７
８が高レベルの保持信号ＨＤを出力するので、テストモ
ード信号保持回路９０が信号ＴＭ′を保持することはな
い。したがって、テストモード信号保持回路９０が低レ
ベルのテストモード信号ＴＭを出力することがないの
で、テストモード動作が好ましくなく実行されるのが防
がれる。
【００６２】図５に示した高電圧検出回路６０′は、図
１１に示したＳＲＡＭ１０２における高電圧検出回路５
９に代えても適用され得ることが指摘される。そのよう
なＳＲＡＭの実施例では、インバータ７８からテストモ
ード信号ＴＭが直接に出力される。出荷前テストが終了
した後、ヒューズ８９が溶断されるので、高レベルのテ
ストモード信号ＴＭが常に出力される。したがって、テ
ストモード動作が好ましくなく実行されるのが防がれ
る。
【００６３】このように、図１に示したＳＲＡＭ１００
は、図２に示した切断回路７０およびパルス幅検出回路
８０を備えている。パルス幅検出回路８０は、予め定め
られた時間長さΔＴを越えるパルス幅を有するパルス信
号ＰＬが与えられたことのみに応答して低レベルの保持
信号ＨＤを出力する。したがって、テストモード信号保
持回路９０が特定のパルス信号ＰＬが与えられたときの
みにおいて信号ＴＭ′を保持するので、テストモード信
号保持回路９０からテストモード信号ＴＭが誤って出力
されるのが防がれる。これに加えて、出荷前テストが終
了された後は、ヒューズ７１が溶断されるので、パルス
幅検出回８０が不能化される。したがって、テストモー
ド信号保持回路９０が与えられた信号ＴＭ′を保持する
ことはなく、テストモード動作が行われることはない。
【００６４】さらには、図５に示した高電圧検出回路６
０′は図１１または図１２に示したＳＲＡＭ１０２，１
０３における高電圧検出回路５９，６０に代えて適用さ
れ得る。高電圧検出回路６０′内のヒューズ８９を溶断
することにより、高レベルの保持回路ＨＤまたは高レベ
ルのテストモード信号が常に出力される。したがって、
これらのＳＲＡＭ１０２および１０３においてもテスト
モード動作が好ましくなく行われるのが防がれる。
【００６５】
【発明の効果】以上のように、請求項１の発明によれ
ば、パルス幅検出手段が設けられ、さらにはテスト回路
手段によりテストが実行されるべきでないとき、パルス
幅検出手段による検出動作を不能化する不能化手段を設
けたので、半導体メモリ装置においてテストモード動作
が望ましくなく引き起こされるのが防がれる。
【００６６】請求項２の発明によれば、テスト回路手段
によりテストが実行されるべきでないとき、高電圧検出
手段による検出動作を不能化する不能化手段を設けたの
で、半導体メモリ装置においてテストモード動作が望ま
しくなく引き起こされるのを防ぐことができる。
【００６７】また、請求項３の発明によれば、テスト回
路手段によりテストが実行されるべきでないとき、高電
圧検出手段を予め定められた端子から切断する切断回路
手段を設けたので、半導体メモリ装置においてテストモ
ード動作が望ましくなく引き起こされるのを防ぐことが
できる。
【図面の簡単な説明】
【図１】この発明の一実施例を示すＳＲＡＭのブロック
図である。
【図２】図１に示した切断回路およびパルス幅検出回路
の回路図である。
【図３】図２に示したパルス幅検出回路の動作を説明す
るためのタイミング図である。
【図４】図１に示したテストモード信号保持回路の回路
図である。
【図５】この発明の別の実施例のＳＲＡＭにおいて適用
され得る高電圧検出回路の回路図である。
【図６】この発明の背景を示すＳＲＡＭの一例のブロッ
ク図である。
【図７】図６に示したメモリセルアレイの周辺回路の回
路図である。
【図８】図７に示したメモリセルの一例を示す回路図で
ある。
【図９】図７に示したメモリセルの別の例を示す回路図
である。
【図１０】図７に示したメモリセルの読出動作を説明す
るためのタイミング図である。
【図１１】この発明の背景を示すＳＲＡＭの別の例を示
すブロック図である。
【図１２】この発明の背景を示すＳＲＡＭのさらに別の
例を示すブロック図である。
【図１３】図１２に示した高電圧検出回路の回路図であ
る。
【符号の説明】
５ 一致検出回路 ８ ブロックセレクタ回路 ６ 行デコーダ ７ 列デコーダ １１−１ｎ メモリセルアレイ ３１−３ｎ 書込バッファ ４１−４ｎ センスアンプ ７０ 切断回路 ８０ パルス幅検出回路 ９０ テストモード信号保持回路 １００ ＳＲＡＭ ＢＫ１−ＢＫｎ メモリブロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４８１ 8728−4Ｍ 6741−5Ｌ Ｇ１１Ｃ 11/34 ３０３

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリ装置であって、 外部から与えられるパルス信号を受けるための第１の端
    子と、 外部から与えられるテストモード信号を受けるための第
    ２の端子と、 前記第１の端子を介して与えられるパルス信号が予め定
    められた時間長さを越えるパルス幅を有していることを
    検出するパルス幅検出手段と、 前記パルス幅検出手段に応答して、前記第２の端子を介
    して与えられるテストモード信号を保持するテストモー
    ド保持手段と、 前記テストモード信号保持手段内に保持されたテストモ
    ード信号に応答して、前記半導体メモリ装置におけるテ
    ストを実行するテスト回路手段と、 前記テスト回路手段によりテストが実行されるべきでな
    いとき、前記パルス幅検出手段による検出動作を不能化
    する不能化手段とを含む、半導体メモリ装置。
  2. 【請求項２】 半導体メモリ装置であって、 外部から与えられ、かつ電源電位を越える高電圧を受け
    るための第１の端子と、 外部から与えられるテストモード信号を受けるための第
    ２の端子と、 前記第１の端子を介して高電圧信号が与えられたことを
    検出する高電圧検出手段と、 前記高電圧検出手段に応答して、前記第２の端子を介し
    て与えられるテストモード信号を保持するテストモード
    信号保持手段と、 前記テストモード信号保持手段内に保持されたテストモ
    ード信号に応答して、前記半導体メモリ装置におけるテ
    ストを実行するテスト回路手段と、 前記テスト回路手段によりテストが実行されるべきでな
    いとき、前記高電圧検出手段による検出動作を不能化す
    る不能化手段とを含む、半導体メモリ装置。
  3. 【請求項３】 半導体メモリ装置であって、 外部から与えられ、かつ電源電位を越える高電圧信号を
    受けるための予め定められた端子と、 前記予め定められた端子を介して高電圧信号が与えられ
    たことを検出する高電圧検出手段と、 前記高電圧検出手段に応答して、前記半導体メモリ装置
    におけるテストを実行するテスト回路手段と、 前記テスト回路手段によりテストが実行されるべきでな
    いとき、前記高電圧検出手段を前記あらかじめ定められ
    た端子から切断する切断回路手段とを含む、半導体メモ
    リ装置。
JP4166475A 1992-06-25 1992-06-25 半導体メモリ装置 Pending JPH0612878A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP4166475A JPH0612878A (ja) 1992-06-25 1992-06-25 半導体メモリ装置
US08/051,405 US5305267A (en) 1992-06-25 1993-04-23 Semiconductor memory device adapted for preventing a test mode operation from undesirably occurring
US08/186,955 US5384741A (en) 1992-06-25 1994-01-27 Semiconductor memory device adapted for preventing a test mode operation from undesirably occurring

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4166475A JPH0612878A (ja) 1992-06-25 1992-06-25 半導体メモリ装置

Publications (1)

Publication Number Publication Date
JPH0612878A true JPH0612878A (ja) 1994-01-21

Family

ID=15832091

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4166475A Pending JPH0612878A (ja) 1992-06-25 1992-06-25 半導体メモリ装置

Country Status (2)

Country Link
US (2) US5305267A (ja)
JP (1) JPH0612878A (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08227600A (ja) * 1994-12-13 1996-09-03 Samsung Electron Co Ltd 半導体メモリのバーンインテスト回路
JPH08235897A (ja) * 1994-12-13 1996-09-13 Samsung Electron Co Ltd 半導体メモリ装置のテスト制御方法及びその回路
JPH08263996A (ja) * 1994-11-30 1996-10-11 Samsung Electron Co Ltd 半導体メモリ装置の動作モード制御方法とその回路
US5831918A (en) * 1994-02-14 1998-11-03 Micron Technology, Inc. Circuit and method for varying a period of an internal control signal during a test mode
JPH11174127A (ja) * 1997-12-09 1999-07-02 Hitachi Electron Eng Co Ltd 電子デバイスへの負荷電流出力回路およびｉｃテスタ
US5991214A (en) * 1996-06-14 1999-11-23 Micron Technology, Inc. Circuit and method for varying a period of an internal control signal during a test mode
KR100378198B1 (ko) * 2001-05-08 2003-03-29 삼성전자주식회사 반도체 장치의 모드 제어 회로 및 이를 구비하는 반도체메모리 장치
US6587978B1 (en) * 1994-02-14 2003-07-01 Micron Technology, Inc. Circuit and method for varying a pulse width of an internal control signal during a test mode
US7034560B2 (en) 1995-12-22 2006-04-25 Micron Technology, Inc. Device and method for testing integrated circuit dice in an integrated circuit module

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0132756B1 (ko) * 1993-03-15 1998-04-16 원본미기재 이씨엘(ecl) 회로의 번인 방법 및 장치
JP2639319B2 (ja) * 1993-09-22 1997-08-13 日本電気株式会社 半導体装置
KR0141432B1 (ko) * 1993-10-01 1998-07-15 기다오까 다까시 반도체 기억장치
US5519659A (en) * 1993-10-01 1996-05-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having circuit for activating predetermined rows of memory cells upon detection of disturb refresh test
US5526311A (en) * 1993-12-30 1996-06-11 Intel Corporation Method and circuitry for enabling and permanently disabling test mode access in a flash memory device
US5579326A (en) * 1994-01-31 1996-11-26 Sgs-Thomson Microelectronics, Inc. Method and apparatus for programming signal timing
KR0138208B1 (ko) * 1994-12-08 1998-04-28 문정환 반도체 메모리 소자
KR0138233B1 (ko) * 1994-12-16 1998-06-15 김광호 마이크로 컨트롤러의 테스트회로
US5613087A (en) * 1995-02-23 1997-03-18 International Business Machines Corporation Cache testing using a modified snoop cycle command
US5568435A (en) * 1995-04-12 1996-10-22 Micron Technology, Inc. Circuit for SRAM test mode isolated bitline modulation
US5627478A (en) 1995-07-06 1997-05-06 Micron Technology, Inc. Apparatus for disabling and re-enabling access to IC test functions
US5657293A (en) * 1995-08-23 1997-08-12 Micron Technology, Inc. Integrated circuit memory with back end mode disable
JPH09147598A (ja) * 1995-11-28 1997-06-06 Mitsubishi Electric Corp 半導体記憶装置およびアドレス変化検出回路
US5796746A (en) * 1995-12-22 1998-08-18 Micron Technology, Inc. Device and method for testing integrated circuit dice in an integrated circuit module
US5983375A (en) * 1995-12-27 1999-11-09 Samsung Electronics, Co., Ltd. Multi-bit test circuit and method thereof
JPH09190692A (ja) * 1996-01-09 1997-07-22 Mitsubishi Electric Corp 半導体記憶装置
US5787096A (en) * 1996-04-23 1998-07-28 Micron Technology, Inc. Circuit and method for testing an integrated circuit
FR2751461B1 (fr) * 1996-07-22 1998-11-06 Sgs Thomson Microelectronics Dispositif de controle de finalite de test
US5727001A (en) 1996-08-14 1998-03-10 Micron Technology, Inc. Circuit and method for testing an integrated circuit
US5754559A (en) * 1996-08-26 1998-05-19 Micron Technology, Inc. Method and apparatus for testing integrated circuits
JPH10162585A (ja) * 1996-12-03 1998-06-19 Sony Corp トリミング機能付きセンスアンプを備えた半導体メモリ素子
JP2000049291A (ja) * 1998-07-30 2000-02-18 Oki Electric Ind Co Ltd 半導体装置のテスト回路
EP1118868B1 (de) * 2000-01-18 2005-04-20 Infineon Technologies AG Chipkartenschaltung mit überwachtem Zugang zum Testmodus
JP2002025298A (ja) * 2000-07-05 2002-01-25 Mitsubishi Electric Corp 集積回路
KR100550637B1 (ko) 2000-12-30 2006-02-10 주식회사 하이닉스반도체 저전압 감지기를 내장한 고전압 검출기
JP2003085997A (ja) * 2001-09-07 2003-03-20 Mitsubishi Electric Corp 半導体記憶装置
US6944812B2 (en) * 2002-01-15 2005-09-13 Micron Technology, Inc. Mode entry circuit and method
DE102004001653B3 (de) * 2004-01-12 2005-11-03 Infineon Technologies Ag Verfahren und Vorrichtung zum Testen von zu testenden Schaltungseinheiten mit unterschiedlichen Testmodus-Datensätzen
US7315585B2 (en) * 2004-02-11 2008-01-01 Micrel, Inc. Clock-less serial data interface using a single pin
CN104931823B (zh) * 2015-06-08 2018-09-25 小米科技有限责任公司 电子设备的测试方法及装置
KR102467885B1 (ko) * 2016-01-07 2022-11-17 에스케이하이닉스 주식회사 반도체 메모리 장치
JP7259371B2 (ja) * 2019-02-05 2023-04-18 セイコーエプソン株式会社 回路装置および電子機器

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155701A (en) * 1985-02-08 1992-10-13 Hitachi, Ltd. Semiconductor integrated circuit device and method of testing the same
JPS61292755A (ja) * 1985-06-20 1986-12-23 Fujitsu Ltd 半導体集積回路
JPS62229599A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 不揮発性半導体記憶装置
JPS63217821A (ja) * 1987-03-06 1988-09-09 Toshiba Corp 半導体集積回路
JPH02206087A (ja) * 1989-02-03 1990-08-15 Mitsubishi Electric Corp 半導体記憶装置
JP2938470B2 (ja) * 1989-06-01 1999-08-23 三菱電機株式会社 半導体記憶装置
JP2780354B2 (ja) * 1989-07-04 1998-07-30 富士通株式会社 半導体メモリ装置
JPH0387000A (ja) * 1989-08-30 1991-04-11 Mitsubishi Electric Corp 半導体記憶装置
US5155704A (en) * 1990-10-16 1992-10-13 Micron Technology, Inc. Memory integrated circuit test mode switching
JP3050326B2 (ja) * 1990-11-30 2000-06-12 日本電気株式会社 半導体集積回路

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831918A (en) * 1994-02-14 1998-11-03 Micron Technology, Inc. Circuit and method for varying a period of an internal control signal during a test mode
US6529426B1 (en) 1994-02-14 2003-03-04 Micron Technology, Inc. Circuit and method for varying a period of an internal control signal during a test mode
US6587978B1 (en) * 1994-02-14 2003-07-01 Micron Technology, Inc. Circuit and method for varying a pulse width of an internal control signal during a test mode
JPH08263996A (ja) * 1994-11-30 1996-10-11 Samsung Electron Co Ltd 半導体メモリ装置の動作モード制御方法とその回路
JPH08227600A (ja) * 1994-12-13 1996-09-03 Samsung Electron Co Ltd 半導体メモリのバーンインテスト回路
JPH08235897A (ja) * 1994-12-13 1996-09-13 Samsung Electron Co Ltd 半導体メモリ装置のテスト制御方法及びその回路
US7034560B2 (en) 1995-12-22 2006-04-25 Micron Technology, Inc. Device and method for testing integrated circuit dice in an integrated circuit module
US7519881B2 (en) 1995-12-22 2009-04-14 Micron Technology, Inc. Device and method for testing integrated circuit dice in an integrated circuit module
US7730372B2 (en) 1995-12-22 2010-06-01 Micron Technology, Inc. Device and method for testing integrated circuit dice in an integrated circuit module
US5991214A (en) * 1996-06-14 1999-11-23 Micron Technology, Inc. Circuit and method for varying a period of an internal control signal during a test mode
JPH11174127A (ja) * 1997-12-09 1999-07-02 Hitachi Electron Eng Co Ltd 電子デバイスへの負荷電流出力回路およびｉｃテスタ
KR100378198B1 (ko) * 2001-05-08 2003-03-29 삼성전자주식회사 반도체 장치의 모드 제어 회로 및 이를 구비하는 반도체메모리 장치

Also Published As

Publication number Publication date
US5384741A (en) 1995-01-24
US5305267A (en) 1994-04-19

Similar Documents

Publication Publication Date Title
JPH0612878A (ja) 半導体メモリ装置
US4837747A (en) Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block
US5848006A (en) Redundant semiconductor memory device using a single now address decoder for driving both sub-wordlines and redundant sub-wordlines
US4905192A (en) Semiconductor memory cell
US7085175B2 (en) Word line driver circuit for a static random access memory and method therefor
US5808946A (en) Parallel processing redundancy scheme for faster access times and lower die area
US5379259A (en) Semiconductor memory device
KR970006221B1 (ko) 반도체 기억장치
US4773046A (en) Semiconductor device having fuse circuit and detecting circuit for detecting states of fuses in the fuse circuit
US6633504B1 (en) Synchronous DRAM having test mode in which automatic refresh is performed according to external address and automatic refresh method
US4839864A (en) Semiconductor memory device comprising programmable redundancy circuit
JPH09147551A (ja) メモリデバイス回路及びマルチバンクメモリアレイのマルチバンク列の同時アドレス方法
US5122987A (en) Semiconductor memory device with individually addressable space cells capable of driving a data bus
US20030210599A1 (en) Integrated volatile and non-volatile memory
JPH11219589A (ja) スタティック型半導体記憶装置
US5469391A (en) Semiconductor memory device including redundancy circuit for remedying defect in memory portion
US6178127B1 (en) Semiconductor memory device allowing reliable repairing of a defective column
KR0168988B1 (ko) 반도체기억장치
US5359563A (en) Memory system with adaptable redundancy
CN100392762C (zh) 传送地址信息的方法及电路
US5784321A (en) Semiconductor memory device with redundant circuit
US6262923B1 (en) Semiconductor memory device with redundancy function
JP2786420B2 (ja) データリード／ライト方法及びその装置
USRE41013E1 (en) Method of and apparatus for providing look ahead column redundancy access within a memory
US6519193B2 (en) Semiconductor integrated circuit device having spare word lines

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19980818