JPH06132809A - Ｅｃｌバッファ回路 - Google Patents
Ｅｃｌバッファ回路Info
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- JPH06132809A JPH06132809A JP4282063A JP28206392A JPH06132809A JP H06132809 A JPH06132809 A JP H06132809A JP 4282063 A JP4282063 A JP 4282063A JP 28206392 A JP28206392 A JP 28206392A JP H06132809 A JPH06132809 A JP H06132809A
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- transistors
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Abstract
(57)【要約】
【目的】本発明は負荷に関わらず動作の安定したＥＣＬ
バッファ回路を提供することを目的とする。 【構成】バイポーラトランジスタＴr1，Ｔr2のエミッタ
は電流源を介して電源Ｖssに接続され、コレクタは抵抗
Ｒ１，Ｒ２を介して電源Ｖccに接続され、トランジスタ
Ｔr1，Ｔr2のベースには入力信号Ｖinと基準電圧Ｖref
が入力され、トランジスタＴr1，Ｔr2のコレクタから出
力信号ＯＵＴ，バーＯＵＴが出力される。そして、抵抗
Ｒ１，Ｒ２にはＰチャネルＭＯＳトランジスタＴr21 ，
Ｔr22 が並列に接続され、トランジスタＴr21 のゲート
には、当該出力信号ＯＵＴがＨレベルとなるとき該トラ
ンジスタＴr21 をオンさせる制御信号バーＡが入力さ
れ、トランジスタＴr22 のゲートには、当該出力信号バ
ーＯＵＴがＨレベルとなるとき該トランジスタＴr22 を
オンさせる制御信号Ａが入力される。
バッファ回路を提供することを目的とする。 【構成】バイポーラトランジスタＴr1，Ｔr2のエミッタ
は電流源を介して電源Ｖssに接続され、コレクタは抵抗
Ｒ１，Ｒ２を介して電源Ｖccに接続され、トランジスタ
Ｔr1，Ｔr2のベースには入力信号Ｖinと基準電圧Ｖref
が入力され、トランジスタＴr1，Ｔr2のコレクタから出
力信号ＯＵＴ，バーＯＵＴが出力される。そして、抵抗
Ｒ１，Ｒ２にはＰチャネルＭＯＳトランジスタＴr21 ，
Ｔr22 が並列に接続され、トランジスタＴr21 のゲート
には、当該出力信号ＯＵＴがＨレベルとなるとき該トラ
ンジスタＴr21 をオンさせる制御信号バーＡが入力さ
れ、トランジスタＴr22 のゲートには、当該出力信号バ
ーＯＵＴがＨレベルとなるとき該トランジスタＴr22 を
オンさせる制御信号Ａが入力される。
Description
【０００１】
【産業上の利用分野】この発明はＥＣＬレベルの入力信
号をレベル変換するレベル変換回路において、ＥＣＬ入
力信号が入力されるＥＣＬバッファ回路に関するもので
ある。
号をレベル変換するレベル変換回路において、ＥＣＬ入
力信号が入力されるＥＣＬバッファ回路に関するもので
ある。
【０００２】近年の半導体装置では益々その動作の高速
化が要請されている。このような半導体装置で使用され
るＥＣＬバッファ回路においてもその動作を安定化させ
ることが要請されている。
化が要請されている。このような半導体装置で使用され
るＥＣＬバッファ回路においてもその動作を安定化させ
ることが要請されている。
【０００３】
【従来の技術】図５はＥＣＬバッファ回路を入力バッフ
ァ回路として使用した従来のレベル変換回路の一例を示
す。すなわち、ＥＣＬバッファ回路１を構成するＮＰＮ
トランジスタＴr1，Ｔr2のエミッタは電流源を介して低
電位側電源Ｖssに接続され、各トランジスタＴr1，Ｔr2
のコレクタは抵抗Ｒ１，Ｒ２を介して高電位側電源Ｖcc
に接続されている。
ァ回路として使用した従来のレベル変換回路の一例を示
す。すなわち、ＥＣＬバッファ回路１を構成するＮＰＮ
トランジスタＴr1，Ｔr2のエミッタは電流源を介して低
電位側電源Ｖssに接続され、各トランジスタＴr1，Ｔr2
のコレクタは抵抗Ｒ１，Ｒ２を介して高電位側電源Ｖcc
に接続されている。
【０００４】前記トランジスタＴr1のベースにはＥＣＬ
レベルの入力信号Ｖinが入力され、前記トランジスタＴ
r2のベースには基準電圧Ｖref が入力される。従って、
入力信号Ｖinが基準電圧Ｖref より高いレベルとなる
と、トランジスタＴr1がオンされるとともに、トランジ
スタＴr2がオフされる。また、入力信号Ｖinが基準電圧
Ｖref より低いレベルとなると、トランジスタＴr1がオ
フされるとともに、トランジスタＴr2がオンされる。
レベルの入力信号Ｖinが入力され、前記トランジスタＴ
r2のベースには基準電圧Ｖref が入力される。従って、
入力信号Ｖinが基準電圧Ｖref より高いレベルとなる
と、トランジスタＴr1がオンされるとともに、トランジ
スタＴr2がオフされる。また、入力信号Ｖinが基準電圧
Ｖref より低いレベルとなると、トランジスタＴr1がオ
フされるとともに、トランジスタＴr2がオンされる。
【０００５】前記トランジスタＴr1のコレクタはレベル
シフト回路を構成する複数のＮＰＮトランジスタＴr3〜
Ｔr6のベースに接続され、前記トランジスタＴr2のコレ
クタは同じくレベルシフト回路を構成する複数のＮＰＮ
トランジスタＴr7〜Ｔr10 のベースに接続されている。
シフト回路を構成する複数のＮＰＮトランジスタＴr3〜
Ｔr6のベースに接続され、前記トランジスタＴr2のコレ
クタは同じくレベルシフト回路を構成する複数のＮＰＮ
トランジスタＴr7〜Ｔr10 のベースに接続されている。
【０００６】前記トランジスタＴr3〜Ｔr10 のコレクタ
は電源Ｖccに接続され、エミッタは電流源を介して電源
Ｖssに接続されている。前記トランジスタＴr6，Ｔr10
のエミッタはレベルコンバータ２ａに接続され、前記ト
ランジスタＴr5，Ｔr9のエミッタはレベルコンバータ２
ｂに接続され、前記トランジスタＴr4，Ｔr8のエミッタ
はレベルコンバータ２ｃに接続され、前記トランジスタ
Ｔr3，Ｔr7のエミッタはレベルコンバータ２ｄに接続さ
れている。
は電源Ｖccに接続され、エミッタは電流源を介して電源
Ｖssに接続されている。前記トランジスタＴr6，Ｔr10
のエミッタはレベルコンバータ２ａに接続され、前記ト
ランジスタＴr5，Ｔr9のエミッタはレベルコンバータ２
ｂに接続され、前記トランジスタＴr4，Ｔr8のエミッタ
はレベルコンバータ２ｃに接続され、前記トランジスタ
Ｔr3，Ｔr7のエミッタはレベルコンバータ２ｄに接続さ
れている。
【０００７】前記レベルコンバータ２ａ〜２ｄは同一構
成であるので、前記レベルコンバータ２ａについてその
構成を説明する。前記トランジスタＴr6のエミッタはＰ
チャネルＭＯＳトランジスタＴr11 のゲートと、Ｐチャ
ネルＭＯＳトランジスタＴr12 のゲートに接続されてい
る。
成であるので、前記レベルコンバータ２ａについてその
構成を説明する。前記トランジスタＴr6のエミッタはＰ
チャネルＭＯＳトランジスタＴr11 のゲートと、Ｐチャ
ネルＭＯＳトランジスタＴr12 のゲートに接続されてい
る。
【０００８】前記トランジスタＴr10 のエミッタはＰチ
ャネルＭＯＳトランジスタＴr13 のゲートと、Ｐチャネ
ルＭＯＳトランジスタＴr14 のゲートに接続されてい
る。前記トランジスタＴr11 ，Ｔr13 のソースは電源Ｖ
ccに接続されている。前記トランジスタＴr11 のドレイ
ンは、前記トランジスタＴr14 のソースと、ＮＰＮトラ
ンジスタＴr15 のベースと、ＮチャネルＭＯＳトランジ
スタＴr16 のドレインに接続されている。
ャネルＭＯＳトランジスタＴr13 のゲートと、Ｐチャネ
ルＭＯＳトランジスタＴr14 のゲートに接続されてい
る。前記トランジスタＴr11 ，Ｔr13 のソースは電源Ｖ
ccに接続されている。前記トランジスタＴr11 のドレイ
ンは、前記トランジスタＴr14 のソースと、ＮＰＮトラ
ンジスタＴr15 のベースと、ＮチャネルＭＯＳトランジ
スタＴr16 のドレインに接続されている。
【０００９】前記トランジスタＴr13 のドレインは、前
記トランジスタＴr12 のソースと、ＮＰＮトランジスタ
Ｔr17 のベースと、ＮチャネルＭＯＳトランジスタＴr1
8 のドレインに接続されている。
記トランジスタＴr12 のソースと、ＮＰＮトランジスタ
Ｔr17 のベースと、ＮチャネルＭＯＳトランジスタＴr1
8 のドレインに接続されている。
【００１０】前記トランジスタＴr15 ，Ｔr17 のコレク
タは電源Ｖccに接続されている。また、前記トランジス
タＴr15 のエミッタはＮチャネルＭＯＳトランジスタＴ
r19のドレインと、前記トランジスタＴr18 及びＮチャ
ネルＭＯＳトランジスタＴr20 のゲートに接続されてい
る。
タは電源Ｖccに接続されている。また、前記トランジス
タＴr15 のエミッタはＮチャネルＭＯＳトランジスタＴ
r19のドレインと、前記トランジスタＴr18 及びＮチャ
ネルＭＯＳトランジスタＴr20 のゲートに接続されてい
る。
【００１１】前記トランジスタＴr17 のエミッタは前記
トランジスタＴr20 のドレインと、前記トランジスタＴ
r18 ，Ｔr20 のゲートに接続されている。そして、前記
トランジスタＴr16 ，Ｔr18 ，Ｔr19 ，Ｔr20 のソース
は電源Ｖssに接続されている。
トランジスタＴr20 のドレインと、前記トランジスタＴ
r18 ，Ｔr20 のゲートに接続されている。そして、前記
トランジスタＴr16 ，Ｔr18 ，Ｔr19 ，Ｔr20 のソース
は電源Ｖssに接続されている。
【００１２】また、前記トランジスタＴr15 ，Ｔr17 の
エミッタから出力信号ＯＵＴ，バーＯＵＴが出力され
る。このようなレベルコンバータ２ａでは、前記トラン
ジスタＴr11 のゲートにＬレベルの信号が入力され、前
記トランジスタＴr13 のゲートにＨレベルの信号が入力
されると、前記トランジスタＴr14 ，Ｔr17 ，Ｔr16 ，
Ｔr19 がオフされるとともに、前記トランジスタＴr12
，Ｔr15 ，Ｔr18 ，Ｔr20 がオンされて、出力信号Ｏ
ＵＴがＨレベル、出力信号バーＯＵＴがＬレベルとな
る。
エミッタから出力信号ＯＵＴ，バーＯＵＴが出力され
る。このようなレベルコンバータ２ａでは、前記トラン
ジスタＴr11 のゲートにＬレベルの信号が入力され、前
記トランジスタＴr13 のゲートにＨレベルの信号が入力
されると、前記トランジスタＴr14 ，Ｔr17 ，Ｔr16 ，
Ｔr19 がオフされるとともに、前記トランジスタＴr12
，Ｔr15 ，Ｔr18 ，Ｔr20 がオンされて、出力信号Ｏ
ＵＴがＨレベル、出力信号バーＯＵＴがＬレベルとな
る。
【００１３】一方、前記トランジスタＴr11 のゲートに
Ｈレベルの信号が入力され、前記トランジスタＴr13 の
ゲートにＬレベルの信号が入力されると、前記各トラン
ジスタの動作は反転し、出力信号ＯＵＴがＬレベル、出
力信号バーＯＵＴがＨレベルとなる。
Ｈレベルの信号が入力され、前記トランジスタＴr13 の
ゲートにＬレベルの信号が入力されると、前記各トラン
ジスタの動作は反転し、出力信号ＯＵＴがＬレベル、出
力信号バーＯＵＴがＨレベルとなる。
【００１４】従って、前記入力信号Ｖinが基準電圧Ｖre
f より高いレベルとなると、各レベルコンバータ２ａ〜
２ｄの出力信号ＯＵＴがＨレベルとなり、出力信号バー
ＯＵＴはＬレベルとなる。
f より高いレベルとなると、各レベルコンバータ２ａ〜
２ｄの出力信号ＯＵＴがＨレベルとなり、出力信号バー
ＯＵＴはＬレベルとなる。
【００１５】また、前記入力信号Ｖinが基準電圧Ｖref
より低いレベルとなると、各レベルコンバータ２ａ〜２
ｄの出力信号ＯＵＴがＬレベルとなり、出力信号バーＯ
ＵＴはＨレベルとなる。
より低いレベルとなると、各レベルコンバータ２ａ〜２
ｄの出力信号ＯＵＴがＬレベルとなり、出力信号バーＯ
ＵＴはＨレベルとなる。
【００１６】
【発明が解決しようとする課題】上記のようなＥＣＬバ
ッファ回路１を備えたレベル変換回路では、ＥＣＬバッ
ファ回路１を構成するトランジスタＴr1，Ｔr2のコレク
タに、エミッタフォロワ構成の複数のトランジスタのベ
ースが負荷としてそれぞれ接続されている。
ッファ回路１を備えたレベル変換回路では、ＥＣＬバッ
ファ回路１を構成するトランジスタＴr1，Ｔr2のコレク
タに、エミッタフォロワ構成の複数のトランジスタのベ
ースが負荷としてそれぞれ接続されている。
【００１７】すると、例えばトランジスタＴr2がオフさ
れて同トランジスタＴr2のコレクタ電位がＨレベルとな
っても、電源Ｖccから抵抗Ｒ２を介して各トランジスタ
Ｔr7〜Ｔr10 のベースに流れるベース電流ＩB により、
同トランジスタＴr2のコレクタ電位が充分に上昇しな
い。
れて同トランジスタＴr2のコレクタ電位がＨレベルとな
っても、電源Ｖccから抵抗Ｒ２を介して各トランジスタ
Ｔr7〜Ｔr10 のベースに流れるベース電流ＩB により、
同トランジスタＴr2のコレクタ電位が充分に上昇しな
い。
【００１８】また、前記レベルコンバータ２ａ〜２ｄに
供給されるＨレベルの信号は、トランジスタＴr2のコレ
クタ電位よりさらに各トランジスタＴr7〜Ｔr10 のベー
ス・エミッタ間電圧降下分だけ低下する。
供給されるＨレベルの信号は、トランジスタＴr2のコレ
クタ電位よりさらに各トランジスタＴr7〜Ｔr10 のベー
ス・エミッタ間電圧降下分だけ低下する。
【００１９】従って、レベルコンバータ２ａ〜２ｄのＨ
レベルの入力信号レベルが低下して、正常な出力信号Ｏ
ＵＴ，バーＯＵＴが出力されないことがある。この発明
の目的は、負荷に関わらず動作の安定したＥＣＬバッフ
ァ回路を提供することにある。
レベルの入力信号レベルが低下して、正常な出力信号Ｏ
ＵＴ，バーＯＵＴが出力されないことがある。この発明
の目的は、負荷に関わらず動作の安定したＥＣＬバッフ
ァ回路を提供することにある。
【００２０】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、互いにエミッタを接続した一対の
バイポーラトランジスタＴr1，Ｔr2のエミッタは電流源
を介して第一の電源Ｖssに接続され、前記トランジスタ
Ｔr1，Ｔr2のコレクタはそれぞれ抵抗Ｒ１，Ｒ２を介し
て第二の電源Ｖccに接続され、前記トランジスタＴr1，
Ｔr2の一方のトランジスタＴr1のベースにはＥＣＬレベ
ルの入力信号Ｖinが入力され、前記トランジスタＴr1，
Ｔr2の他方のトランジスタＴr2のベースには基準電圧Ｖ
ref が入力され、前記トランジスタＴr1，Ｔr2のコレク
タから出力信号ＯＵＴ，バーＯＵＴが出力される。そし
て、前記抵抗Ｒ１にはＰチャネルＭＯＳトランジスタＴ
r21 が並列に接続され、前記抵抗Ｒ２にはＰチャネルＭ
ＯＳトランジスタＴr22 が並列に接続され、前記Ｐチャ
ネルＭＯＳトランジスタＴr21 のゲートには、当該出力
信号ＯＵＴがＨレベルとなるとき該ＰチャネルＭＯＳト
ランジスタＴr21 をオンさせる制御信号バーＡが入力さ
れ、前記ＰチャネルＭＯＳトランジスタＴr22 のゲート
には、当該出力信号バーＯＵＴがＨレベルとなるとき該
ＰチャネルＭＯＳトランジスタＴr22 をオンさせる制御
信号Ａが入力される。
図である。すなわち、互いにエミッタを接続した一対の
バイポーラトランジスタＴr1，Ｔr2のエミッタは電流源
を介して第一の電源Ｖssに接続され、前記トランジスタ
Ｔr1，Ｔr2のコレクタはそれぞれ抵抗Ｒ１，Ｒ２を介し
て第二の電源Ｖccに接続され、前記トランジスタＴr1，
Ｔr2の一方のトランジスタＴr1のベースにはＥＣＬレベ
ルの入力信号Ｖinが入力され、前記トランジスタＴr1，
Ｔr2の他方のトランジスタＴr2のベースには基準電圧Ｖ
ref が入力され、前記トランジスタＴr1，Ｔr2のコレク
タから出力信号ＯＵＴ，バーＯＵＴが出力される。そし
て、前記抵抗Ｒ１にはＰチャネルＭＯＳトランジスタＴ
r21 が並列に接続され、前記抵抗Ｒ２にはＰチャネルＭ
ＯＳトランジスタＴr22 が並列に接続され、前記Ｐチャ
ネルＭＯＳトランジスタＴr21 のゲートには、当該出力
信号ＯＵＴがＨレベルとなるとき該ＰチャネルＭＯＳト
ランジスタＴr21 をオンさせる制御信号バーＡが入力さ
れ、前記ＰチャネルＭＯＳトランジスタＴr22 のゲート
には、当該出力信号バーＯＵＴがＨレベルとなるとき該
ＰチャネルＭＯＳトランジスタＴr22 をオンさせる制御
信号Ａが入力される。
【００２１】
【作用】出力信号ＯＵＴがＨレベルとなるときはＰチャ
ネルＭＯＳトランジスタＴr21がオンされ、出力信号バ
ーＯＵＴがＨレベルとなるときはＰチャネルＭＯＳトラ
ンジスタＴr22 がオンされ、各抵抗Ｒ１，Ｒ２を介する
ことなく各トランジスタＴr21 ，Ｔr22 から負荷に電流
が供給される。
ネルＭＯＳトランジスタＴr21がオンされ、出力信号バ
ーＯＵＴがＨレベルとなるときはＰチャネルＭＯＳトラ
ンジスタＴr22 がオンされ、各抵抗Ｒ１，Ｒ２を介する
ことなく各トランジスタＴr21 ，Ｔr22 から負荷に電流
が供給される。
【００２２】従って、出力信号ＯＵＴ，バーＯＵＴがＨ
レベルとなるときの出力レベルが安定する。
レベルとなるときの出力レベルが安定する。
【００２３】
【実施例】以下、この発明を具体化した第一の実施例を
図２に従って説明する。なお、前記従来例と同一構成部
分は同一符号を付して説明する。
図２に従って説明する。なお、前記従来例と同一構成部
分は同一符号を付して説明する。
【００２４】ＥＣＬバッファ回路３は、前記従来例と同
様にＮＰＮトランジスタＴr1，Ｔr2のエミッタが電流源
を介して低電位側電源Ｖssに接続され、各トランジスタ
Ｔr1，Ｔr2のコレクタは、抵抗Ｒ１，Ｒ２を介して高電
位側電源Ｖccに接続されている。
様にＮＰＮトランジスタＴr1，Ｔr2のエミッタが電流源
を介して低電位側電源Ｖssに接続され、各トランジスタ
Ｔr1，Ｔr2のコレクタは、抵抗Ｒ１，Ｒ２を介して高電
位側電源Ｖccに接続されている。
【００２５】前記トランジスタＴr1のベースにはＥＣＬ
レベルの入力信号Ｖinが入力され、前記トランジスタＴ
r2のベースには基準電圧Ｖref が入力される。前記抵抗
Ｒ１，Ｒ２にはそれぞれＰチャネルＭＯＳトランジスタ
Ｔr21 ，Ｔr22 が並列に接続され、同トランジスタＴr2
1 のゲートには前記入力信号Ｖinと同相の制御信号Ａが
入力され、同トランジスタＴr22 のゲートには前記入力
信号Ｖinに対し逆相の制御信号バーＡが入力される。
レベルの入力信号Ｖinが入力され、前記トランジスタＴ
r2のベースには基準電圧Ｖref が入力される。前記抵抗
Ｒ１，Ｒ２にはそれぞれＰチャネルＭＯＳトランジスタ
Ｔr21 ，Ｔr22 が並列に接続され、同トランジスタＴr2
1 のゲートには前記入力信号Ｖinと同相の制御信号Ａが
入力され、同トランジスタＴr22 のゲートには前記入力
信号Ｖinに対し逆相の制御信号バーＡが入力される。
【００２６】前記ＥＣＬバッファ回路３に負荷として接
続されるレベルシフト回路及びそのレベルシフト回路に
接続されるレベルコンバータ２ａ〜２ｄは前記従来例と
同一構成である。
続されるレベルシフト回路及びそのレベルシフト回路に
接続されるレベルコンバータ２ａ〜２ｄは前記従来例と
同一構成である。
【００２７】さて、上記のように構成されたＥＣＬバッ
ファ回路３では、入力信号Ｖinが基準電圧Ｖref より高
いレベルとなると、トランジスタＴr1がオンされるとと
もに、トランジスタＴr2がオフされる。
ファ回路３では、入力信号Ｖinが基準電圧Ｖref より高
いレベルとなると、トランジスタＴr1がオンされるとと
もに、トランジスタＴr2がオフされる。
【００２８】このとき、制御信号ＡはＨレベル、制御信
号バーＡはＬレベルとなって、前記トランジスタＴr21
はオフされ、トランジスタＴr22 はオンされる。する
と、トランジスタＴr7〜Ｔr10 へのベース電流は電源Ｖ
ccからトランジスタＴr22 を介して供給され、そのベー
ス電流によりトランジスタＴr2のコレクタ電位が低下す
ることはない。
号バーＡはＬレベルとなって、前記トランジスタＴr21
はオフされ、トランジスタＴr22 はオンされる。する
と、トランジスタＴr7〜Ｔr10 へのベース電流は電源Ｖ
ccからトランジスタＴr22 を介して供給され、そのベー
ス電流によりトランジスタＴr2のコレクタ電位が低下す
ることはない。
【００２９】また、入力信号Ｖinが基準電圧Ｖref より
低いレベルとなると、トランジスタＴr1がオフされると
ともに、トランジスタＴr2がオンされる。このとき、制
御信号ＡはＬレベル、制御信号バーＡはＨレベルとなっ
て、前記トランジスタＴr21 はオンされ、トランジスタ
Ｔr22 はオフされる。すると、トランジスタＴr3〜Ｔr6
へのベース電流は電源ＶccからトランジスタＴr21 を介
して供給され、そのベース電流によりトランジスタＴr1
のコレクタ電位が低下することはない。
低いレベルとなると、トランジスタＴr1がオフされると
ともに、トランジスタＴr2がオンされる。このとき、制
御信号ＡはＬレベル、制御信号バーＡはＨレベルとなっ
て、前記トランジスタＴr21 はオンされ、トランジスタ
Ｔr22 はオフされる。すると、トランジスタＴr3〜Ｔr6
へのベース電流は電源ＶccからトランジスタＴr21 を介
して供給され、そのベース電流によりトランジスタＴr1
のコレクタ電位が低下することはない。
【００３０】従って、上記ＥＣＬバッファ回路３は負荷
に関わらずその出力信号レベルを安定させることができ
る。図３はこの発明を具体化した第二の実施例を示す。
すなわち、この実施例は前記第一の実施例のＥＣＬバッ
ファ回路３を複数個並列に接続し、各ＥＣＬバッファ回
路３を共通の入力信号Ｖin及び制御信号Ａ，バーＡで駆
動する。
に関わらずその出力信号レベルを安定させることができ
る。図３はこの発明を具体化した第二の実施例を示す。
すなわち、この実施例は前記第一の実施例のＥＣＬバッ
ファ回路３を複数個並列に接続し、各ＥＣＬバッファ回
路３を共通の入力信号Ｖin及び制御信号Ａ，バーＡで駆
動する。
【００３１】このような構成により、後段のレベルシフ
ト回路及びレベルコンバータをさらに安定して駆動する
ことができる。図４はこの発明を具体化した第三の実施
例を示す。すなわち、この実施例はＥＣＬバッファ回路
３をＲＡＭのワード線ＷＬを駆動する駆動回路として使
用したものである。
ト回路及びレベルコンバータをさらに安定して駆動する
ことができる。図４はこの発明を具体化した第三の実施
例を示す。すなわち、この実施例はＥＣＬバッファ回路
３をＲＡＭのワード線ＷＬを駆動する駆動回路として使
用したものである。
【００３２】入力信号Ｖin1 〜Ｖin3 が入力されるトラ
ンジスタＴr23 〜Ｔr25 は並列に接続され、各トランジ
スタＴr23 〜Ｔr25 のコレクタと電源Ｖccとの間に接続
される抵抗Ｒ１にはＰチャネルＭＯＳトランジスタＴr2
1 が並列に接続されている。そして、前記トランジスタ
Ｔr21 のゲートには、前記入力信号Ｖin1 〜Ｖin3 が全
てＬレベルとなったときＬレベルとなる制御信号Ａが入
力される。
ンジスタＴr23 〜Ｔr25 は並列に接続され、各トランジ
スタＴr23 〜Ｔr25 のコレクタと電源Ｖccとの間に接続
される抵抗Ｒ１にはＰチャネルＭＯＳトランジスタＴr2
1 が並列に接続されている。そして、前記トランジスタ
Ｔr21 のゲートには、前記入力信号Ｖin1 〜Ｖin3 が全
てＬレベルとなったときＬレベルとなる制御信号Ａが入
力される。
【００３３】このような構成により、各トランジスタＴ
r23 〜Ｔr25 に入力される入力信号Ｖin1 〜Ｖin3 が全
てＬレベルとなると、トランジスタＴr23 〜Ｔr25 がオ
フされるとともに、トランジスタＴr21 がオンされる。
r23 〜Ｔr25 に入力される入力信号Ｖin1 〜Ｖin3 が全
てＬレベルとなると、トランジスタＴr23 〜Ｔr25 がオ
フされるとともに、トランジスタＴr21 がオンされる。
【００３４】従って、前記実施例と同様にＥＣＬバッフ
ァ回路３のＨレベルの出力信号レベルを安定化させるこ
とができる。
ァ回路３のＨレベルの出力信号レベルを安定化させるこ
とができる。
【００３５】
【発明の効果】以上詳述したように、この発明は負荷に
関わらず動作の安定したＥＣＬバッファ回路を提供する
ことができる優れた効果を発揮する。
関わらず動作の安定したＥＣＬバッファ回路を提供する
ことができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の第一の実施例を示す回路図である。
【図３】本発明の第二の実施例を示す回路図である。
【図４】本発明の第三の実施例を示す回路図である。
【図５】従来例を示す回路図である。
Ｔr1，Ｔr2 バイポーラトランジスタ Ｔr21 ，Ｔr22 ＰチャネルＭＯＳトランジスタ Ｒ１，Ｒ２ 抵抗 Ｖss 第一の電源 Ｖcc 第二の電源 Ｖin 入力信号 Ｖref 基準電圧 ＯＵＴ，バーＯＵＴ 出力信号 Ａ，バーＡ 制御信号
フロントページの続き (72)発明者 山口 修平 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内
Claims (1)
- 【請求項１】 互いにエミッタを接続した一対のバイポ
ーラトランジスタ（Ｔr1，Ｔr2）のエミッタを電流源を
介して第一の電源（Ｖss）に接続し、前記トランジスタ
（Ｔr1，Ｔr2）のコレクタはそれぞれ抵抗（Ｒ１，Ｒ
２）を介して第二の電源（Ｖcc）に接続し、前記トラン
ジスタ（Ｔr1，Ｔr2）の一方のトランジスタ（Ｔr1）の
ベースにはＥＣＬレベルの入力信号（Ｖin）を入力し、
前記トランジスタ（Ｔr1，Ｔr2）の他方のトランジスタ
（Ｔr2）のベースには基準電圧（Ｖref ）を入力し、前
記トランジスタ（Ｔr1，Ｔr2）のコレクタから出力信号
（ＯＵＴ，バーＯＵＴ）を出力するＥＣＬバッファ回路
であって、 前記抵抗（Ｒ１）にはＰチャネルＭＯＳトランジスタ
（Ｔr21 ）を並列に接続し、前記抵抗（Ｒ２）にはＰチ
ャネルＭＯＳトランジスタ（Ｔr22 ）を並列に接続し、
前記ＰチャネルＭＯＳトランジスタ（Ｔr21 ）のゲート
には、当該出力信号（ＯＵＴ）がＨレベルとなるとき該
ＰチャネルＭＯＳトランジスタ（Ｔr21 ）をオンさせる
制御信号（バーＡ）を入力し、前記ＰチャネルＭＯＳト
ランジスタ（Ｔr22 ）のゲートには、当該出力信号（バ
ーＯＵＴ）がＨレベルとなるとき該ＰチャネルＭＯＳト
ランジスタ（Ｔr22 ）をオンさせる制御信号（Ａ）を入
力したことを特徴とするＥＣＬバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282063A JPH06132809A (ja) | 1992-10-20 | 1992-10-20 | Ｅｃｌバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282063A JPH06132809A (ja) | 1992-10-20 | 1992-10-20 | Ｅｃｌバッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06132809A true JPH06132809A (ja) | 1994-05-13 |
Family
ID=17647669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4282063A Withdrawn JPH06132809A (ja) | 1992-10-20 | 1992-10-20 | Ｅｃｌバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06132809A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4894954A (en) * | 1987-12-24 | 1990-01-23 | Toyoda Gosei Co., Ltd. | Weather strip for vehicle |
-
1992
- 1992-10-20 JP JP4282063A patent/JPH06132809A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4894954A (en) * | 1987-12-24 | 1990-01-23 | Toyoda Gosei Co., Ltd. | Weather strip for vehicle |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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