JPH05199103A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05199103A JPH05199103A JP4008510A JP851092A JPH05199103A JP H05199103 A JPH05199103 A JP H05199103A JP 4008510 A JP4008510 A JP 4008510A JP 851092 A JP851092 A JP 851092A JP H05199103 A JPH05199103 A JP H05199103A
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- transistor
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Abstract
(57)【要約】
【目的】本発明は半導体集積回路の素子数を削減し、か
つ消費電力を低減することを目的とする。 【構成】高電位側電源ＶH と低電位側電源ＶL との間に
ＰチャネルＭＯＳトランジスタＴr17 ，Ｔr18 が直列に
接続され、各トランジスタＴr17 ，Ｔr18 のゲートには
両トランジスタのしきい値より高いレベルと低いレベル
のＥＣＬレベルの相補入力信号Ａ，バーＡが入力され、
両トランジスタＴr17 ，Ｔr18 間から出力信号ＯＵＴが
出力される。また、高電位側電源ＶH と低電位側電源Ｖ
L との間にＮチャネルＭＯＳトランジスタＴr19 ，Ｔr2
0 が直列に接続され、各トランジスタＴr19 ，Ｔr20 の
ゲートには両トランジスタのしきい値より高いレベルと
低いレベルのＥＣＬレベルの相補入力信号Ａ，バーＡが
入力され、両トランジスタＴr19 ，Ｔr20 間から出力信
号ＯＵＴが出力されるように構成する。
つ消費電力を低減することを目的とする。 【構成】高電位側電源ＶH と低電位側電源ＶL との間に
ＰチャネルＭＯＳトランジスタＴr17 ，Ｔr18 が直列に
接続され、各トランジスタＴr17 ，Ｔr18 のゲートには
両トランジスタのしきい値より高いレベルと低いレベル
のＥＣＬレベルの相補入力信号Ａ，バーＡが入力され、
両トランジスタＴr17 ，Ｔr18 間から出力信号ＯＵＴが
出力される。また、高電位側電源ＶH と低電位側電源Ｖ
L との間にＮチャネルＭＯＳトランジスタＴr19 ，Ｔr2
0 が直列に接続され、各トランジスタＴr19 ，Ｔr20 の
ゲートには両トランジスタのしきい値より高いレベルと
低いレベルのＥＣＬレベルの相補入力信号Ａ，バーＡが
入力され、両トランジスタＴr19 ，Ｔr20 間から出力信
号ＯＵＴが出力されるように構成する。
Description
【０００１】
【産業上の利用分野】この発明はＥＣＬ論理レベルが入
力される入力回路及びＥＣＬ論理レベルをＴＴＬ論理レ
ベルに変換するレベル変換回路等の半導体集積回路に関
するものである。
力される入力回路及びＥＣＬ論理レベルをＴＴＬ論理レ
ベルに変換するレベル変換回路等の半導体集積回路に関
するものである。
【０００２】近年の半導体集積回路では高集積化及び低
消費電力化が要請されているため、ＥＣＬ入力回路及び
ＥＣＬ論理レベルをＴＴＬ論理レベルに変換するレベル
変換回路においても使用素子数の削減及び消費電力の低
減を図る必要がある。
消費電力化が要請されているため、ＥＣＬ入力回路及び
ＥＣＬ論理レベルをＴＴＬ論理レベルに変換するレベル
変換回路においても使用素子数の削減及び消費電力の低
減を図る必要がある。
【０００３】
【従来の技術】ＥＣＬ論理レベルが入力されるＥＣＬ入
力回路の従来例を図６に従って説明すると、ＮＰＮトラ
ンジスタＴr1のベースにはＥＣＬレベルの入力信号Ａが
入力され、ＮＰＮトランジスタＴr2のベースには前記入
力信号Ａの相補信号である入力信号バーＡが入力され
る。
力回路の従来例を図６に従って説明すると、ＮＰＮトラ
ンジスタＴr1のベースにはＥＣＬレベルの入力信号Ａが
入力され、ＮＰＮトランジスタＴr2のベースには前記入
力信号Ａの相補信号である入力信号バーＡが入力され
る。
【０００４】前記トランジスタＴr1のコレクタは抵抗Ｒ
１を介して高電位側電源ＧＮＤに接続され、前記トラン
ジスタＴr2のコレクタは抵抗Ｒ２を介して高電位側電源
ＧＮＤに接続されている。また、両トランジスタＴr1，
Ｔr2のエミッタは電流源１を介して低電位側電源ＶEEに
接続されている。
１を介して高電位側電源ＧＮＤに接続され、前記トラン
ジスタＴr2のコレクタは抵抗Ｒ２を介して高電位側電源
ＧＮＤに接続されている。また、両トランジスタＴr1，
Ｔr2のエミッタは電流源１を介して低電位側電源ＶEEに
接続されている。
【０００５】また、前記トランジスタＴr1のコレクタは
ＮＰＮトランジスタＴr3のベースに接続され、そのトラ
ンジスタＴr3のコレクタは電源ＧＮＤに接続され、エミ
ッタは抵抗Ｒ３を介して電源ＶEEに接続されている。
ＮＰＮトランジスタＴr3のベースに接続され、そのトラ
ンジスタＴr3のコレクタは電源ＧＮＤに接続され、エミ
ッタは抵抗Ｒ３を介して電源ＶEEに接続されている。
【０００６】このような構成により入力信号ＡがＨレベ
ル、同バーＡがＬレベルとなると、トランジスタＴr1が
オンされるとともにトランジスタＴr2がオフされ、トラ
ンジスタＴr3がオフされて出力信号ＯＵＴがＬレベルと
なる。
ル、同バーＡがＬレベルとなると、トランジスタＴr1が
オンされるとともにトランジスタＴr2がオフされ、トラ
ンジスタＴr3がオフされて出力信号ＯＵＴがＬレベルと
なる。
【０００７】一方、入力信号ＡがＬレベル、同バーＡが
ＨレベルとなるとトランジスタＴr1がオフされるととも
にトランジスタＴr2がオンされ、トランジスタＴr3がオ
ンされて出力信号ＯＵＴがＨレベルとなる。
ＨレベルとなるとトランジスタＴr1がオフされるととも
にトランジスタＴr2がオンされ、トランジスタＴr3がオ
ンされて出力信号ＯＵＴがＨレベルとなる。
【０００８】また、ＥＣＬ論理レベルをＴＴＬ論理レベ
ルに変換する従来のレベル変換回路の一例を図７に従っ
て説明する。このレベル変換回路はＥＣＬ入力回路２
と、出力バッファ回路３とから構成され、ＥＣＬレベル
の入力信号Ｖinは差動回路を構成するトランジスタＴr
4，Ｔr5の一方のトランジスタＴr4のベースに入力さ
れ、他方のトランジスタＴr5のベースには基準電圧ＶBB
が入力されている。
ルに変換する従来のレベル変換回路の一例を図７に従っ
て説明する。このレベル変換回路はＥＣＬ入力回路２
と、出力バッファ回路３とから構成され、ＥＣＬレベル
の入力信号Ｖinは差動回路を構成するトランジスタＴr
4，Ｔr5の一方のトランジスタＴr4のベースに入力さ
れ、他方のトランジスタＴr5のベースには基準電圧ＶBB
が入力されている。
【０００９】そして、両トランジスタＴr4，Ｔr5のエミ
ッタに接続されるトランジスタＴr6のベースにこのレベ
ル変換回路を活性化する活性化信号Ｖcsが入力されてい
る状態で、入力信号Ｖinが基準電圧ＶBBより高くなる
と、トランジスタＴr4がオンされて抵抗Ｒ４に流れる同
コレクタ電流に基づいて位相分割トランジスタＴr7のベ
ース電位が低下することにより同トランジスタＴr7がオ
フされ、これに基づいて出力段トランジスタを構成する
トランジスタＴr8，Ｔr9がオンされて出力端子Ｔo から
ＴＴＬレベルのＨレベルの出力信号Ｖout が出力され
る。
ッタに接続されるトランジスタＴr6のベースにこのレベ
ル変換回路を活性化する活性化信号Ｖcsが入力されてい
る状態で、入力信号Ｖinが基準電圧ＶBBより高くなる
と、トランジスタＴr4がオンされて抵抗Ｒ４に流れる同
コレクタ電流に基づいて位相分割トランジスタＴr7のベ
ース電位が低下することにより同トランジスタＴr7がオ
フされ、これに基づいて出力段トランジスタを構成する
トランジスタＴr8，Ｔr9がオンされて出力端子Ｔo から
ＴＴＬレベルのＨレベルの出力信号Ｖout が出力され
る。
【００１０】一方、入力信号Ｖinが基準電圧ＶBBより低
くなるとトランジスタＴr5がオンされるとともにトラン
ジスタＴr4がオフされ、これに基づいて位相分割トラン
ジスタＴr7がオンされて出力段トランジスタを構成する
トランジスタＴr10 がオンされることにより出力端子Ｔ
o からＴＴＬレベルのＬレベルの出力信号Ｖout が出力
される。
くなるとトランジスタＴr5がオンされるとともにトラン
ジスタＴr4がオフされ、これに基づいて位相分割トラン
ジスタＴr7がオンされて出力段トランジスタを構成する
トランジスタＴr10 がオンされることにより出力端子Ｔ
o からＴＴＬレベルのＬレベルの出力信号Ｖout が出力
される。
【００１１】
【発明が解決しようとする課題】図６に示すＥＣＬ入力
回路ではＥＣＬ差動回路に多数の素子が必要となるとと
もに、ＥＣＬ差動回路の消費電力も多いという問題点が
ある。
回路ではＥＣＬ差動回路に多数の素子が必要となるとと
もに、ＥＣＬ差動回路の消費電力も多いという問題点が
ある。
【００１２】また、図７に示すレベル変換回路では特に
出力バッファ回路３の素子数が多いため、集積度及び製
造時の歩留りの低下を招くとともに、消費電力も多いと
いう問題点がある。
出力バッファ回路３の素子数が多いため、集積度及び製
造時の歩留りの低下を招くとともに、消費電力も多いと
いう問題点がある。
【００１３】この発明の目的は、素子数を削減し、かつ
消費電力を低減し得る半導体集積回路を提供することに
ある。
消費電力を低減し得る半導体集積回路を提供することに
ある。
【００１４】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、図１（ａ）に示すように高電位側
電源ＶH と低電位側電源ＶL との間に二つのＰチャネル
ＭＯＳトランジスタＴr17 ，Ｔr18 が直列に接続され、
前記各トランジスタＴr17 ，Ｔr18 のゲートには両トラ
ンジスタのしきい値より高いレベルと低いレベルのＥＣ
Ｌレベルの相補入力信号Ａ，バーＡが入力され、両トラ
ンジスタＴr17 ，Ｔr18 間から出力信号ＯＵＴが出力さ
れる。
図である。すなわち、図１（ａ）に示すように高電位側
電源ＶH と低電位側電源ＶL との間に二つのＰチャネル
ＭＯＳトランジスタＴr17 ，Ｔr18 が直列に接続され、
前記各トランジスタＴr17 ，Ｔr18 のゲートには両トラ
ンジスタのしきい値より高いレベルと低いレベルのＥＣ
Ｌレベルの相補入力信号Ａ，バーＡが入力され、両トラ
ンジスタＴr17 ，Ｔr18 間から出力信号ＯＵＴが出力さ
れる。
【００１５】また、図１（ｂ）に示すように高電位側電
源ＶH と低電位側電源ＶL との間に二つのＮチャネルＭ
ＯＳトランジスタＴr19 ，Ｔr20 が直列に接続され、前
記各トランジスタＴr19 ，Ｔr20 のゲートには両トラン
ジスタのしきい値より高いレベルと低いレベルのＥＣＬ
レベルの相補入力信号Ａ，バーＡが入力され、両トラン
ジスタＴr19 ，Ｔr20 間から出力信号ＯＵＴが出力され
る。
源ＶH と低電位側電源ＶL との間に二つのＮチャネルＭ
ＯＳトランジスタＴr19 ，Ｔr20 が直列に接続され、前
記各トランジスタＴr19 ，Ｔr20 のゲートには両トラン
ジスタのしきい値より高いレベルと低いレベルのＥＣＬ
レベルの相補入力信号Ａ，バーＡが入力され、両トラン
ジスタＴr19 ，Ｔr20 間から出力信号ＯＵＴが出力され
る。
【００１６】また、図２に示すようにＥＣＬ差動回路４
の相補出力信号が高電位側電源ＶHと低電位側電源ＶL
との間で直列に接続されたＰチャネルＭＯＳトランジス
タＴr11 ，Ｔr12 のゲートに入力されている。
の相補出力信号が高電位側電源ＶHと低電位側電源ＶL
との間で直列に接続されたＰチャネルＭＯＳトランジス
タＴr11 ，Ｔr12 のゲートに入力されている。
【００１７】
【作用】図１（ａ）では相補入力信号Ａ，バーＡに基づ
いてＰチャネルＭＯＳトランジスタＴr17 ，Ｔr18 のい
ずれかがオンされる。
いてＰチャネルＭＯＳトランジスタＴr17 ，Ｔr18 のい
ずれかがオンされる。
【００１８】図１（ｂ）では相補入力信号Ａ，バーＡに
基づいてＮチャネルＭＯＳトランジスタＴr19 ，Ｔr20
のいずれかがオンされる。図２ではＥＣＬ差動回路４の
相補出力信号に基づいてＰチャネルＭＯＳトランジスタ
Ｔr11 ，Ｔr12 のいずれかがオンされる。
基づいてＮチャネルＭＯＳトランジスタＴr19 ，Ｔr20
のいずれかがオンされる。図２ではＥＣＬ差動回路４の
相補出力信号に基づいてＰチャネルＭＯＳトランジスタ
Ｔr11 ，Ｔr12 のいずれかがオンされる。
【００１９】
【実施例】以下、この発明を具体化した第一の実施例を
図２に従って説明する。なお、前記従来例と同一構成部
分は同一符号を付して説明する。
図２に従って説明する。なお、前記従来例と同一構成部
分は同一符号を付して説明する。
【００２０】図２に示すレベル変換回路のＥＣＬ差動回
路４は図６に示すＥＣＬ入力回路のＥＣＬ差動回路部と
同様に構成されている。そして、トランジスタＴr1のコ
レクタはＰチャネルＭＯＳトランジスタＴr12 のゲート
に接続され、トランジスタＴr2のコレクタはＰチャネル
ＭＯＳトランジスタＴr11 のゲートに接続されている。
また、前記トランジスタＴr11 ，Ｔr12 は電源Ｖccと電
源ＶEE間に直列に接続され、両トランジスタＴr11 ，Ｔ
r12 間から出力信号ＯＵＴが出力されて両トランジスタ
Ｔr11 ，Ｔr12 により出力バッファ回路が構成されてい
る。
路４は図６に示すＥＣＬ入力回路のＥＣＬ差動回路部と
同様に構成されている。そして、トランジスタＴr1のコ
レクタはＰチャネルＭＯＳトランジスタＴr12 のゲート
に接続され、トランジスタＴr2のコレクタはＰチャネル
ＭＯＳトランジスタＴr11 のゲートに接続されている。
また、前記トランジスタＴr11 ，Ｔr12 は電源Ｖccと電
源ＶEE間に直列に接続され、両トランジスタＴr11 ，Ｔ
r12 間から出力信号ＯＵＴが出力されて両トランジスタ
Ｔr11 ，Ｔr12 により出力バッファ回路が構成されてい
る。
【００２１】このような構成によりトランジスタＴr1の
ベースに基準電圧ＶBBより高いＥＣＬレベルの入力信号
Ａが入力されると、トランジスタＴr1がオンされてトラ
ンジスタＴr12 がオンされると同時に、トランジスタＴ
r2がオフされてトランジスタＴr11 がオフされ、ＴＴＬ
レベルのＬレベルの出力信号ＯＵＴが出力される。
ベースに基準電圧ＶBBより高いＥＣＬレベルの入力信号
Ａが入力されると、トランジスタＴr1がオンされてトラ
ンジスタＴr12 がオンされると同時に、トランジスタＴ
r2がオフされてトランジスタＴr11 がオフされ、ＴＴＬ
レベルのＬレベルの出力信号ＯＵＴが出力される。
【００２２】一方、トランジスタＴr1のベースに基準電
圧ＶBBより低いＥＣＬレベルの入力信号Ａが入力される
と、トランジスタＴr1がオフされてトランジスタＴr12
がオフされると同時に、トランジスタＴr2がオンされて
トランジスタＴr11 がオンされ、ＴＴＬレベルのＨレベ
ルの出力信号ＯＵＴが出力される。
圧ＶBBより低いＥＣＬレベルの入力信号Ａが入力される
と、トランジスタＴr1がオフされてトランジスタＴr12
がオフされると同時に、トランジスタＴr2がオンされて
トランジスタＴr11 がオンされ、ＴＴＬレベルのＨレベ
ルの出力信号ＯＵＴが出力される。
【００２３】なお、トランジスタＴr1，Ｔr2は入力信号
Ａにより常に一方のトランジスタのコレクタ電位がトラ
ンジスタＴr11 ，Ｔr12 のしきい値より高いレベルにあ
り、他方のトランジスタのコレクタ電位がトランジスタ
Ｔr11 ，Ｔr12 のしきい値より低いレベルにあるように
各抵抗Ｒ１，Ｒ２の抵抗値が設定されて、入力信号Ａに
基づいてトランジスタＴr11 ，Ｔr12 は常に一方がオン
されるとともに他方がオフされるように構成されてい
る。
Ａにより常に一方のトランジスタのコレクタ電位がトラ
ンジスタＴr11 ，Ｔr12 のしきい値より高いレベルにあ
り、他方のトランジスタのコレクタ電位がトランジスタ
Ｔr11 ，Ｔr12 のしきい値より低いレベルにあるように
各抵抗Ｒ１，Ｒ２の抵抗値が設定されて、入力信号Ａに
基づいてトランジスタＴr11 ，Ｔr12 は常に一方がオン
されるとともに他方がオフされるように構成されてい
る。
【００２４】上記のような構成により、ＥＣＬレベルの
入力信号ＡはＥＣＬ差動回路４及び出力バッファ回路を
介してＴＴＬレベルの出力信号ＯＵＴに変換される。そ
して、出力バッファ回路はトランジスタＴr11 ，Ｔr12
で構成することができるので、素子数を削減することが
できるとともに、トランジスタＴr11 ，Ｔr12 は常にい
ずれか一方がオフされるため、消費電力を低減すること
ができる。
入力信号ＡはＥＣＬ差動回路４及び出力バッファ回路を
介してＴＴＬレベルの出力信号ＯＵＴに変換される。そ
して、出力バッファ回路はトランジスタＴr11 ，Ｔr12
で構成することができるので、素子数を削減することが
できるとともに、トランジスタＴr11 ，Ｔr12 は常にい
ずれか一方がオフされるため、消費電力を低減すること
ができる。
【００２５】次に、第二の実施例のレベル変換回路を図
３に従って説明すると、ＥＣＬレベルの入力信号Ａが入
力されるＥＣＬ差動回路は前記第一の実施例と同様であ
る。そして、出力バッファ回路はＢi ＣＭＯＳ回路で構
成され、ＰチャネルＭＯＳトランジスタＴr13 、抵抗Ｒ
４、ＰチャネルＭＯＳトランジスタＴr14 、抵抗Ｒ５が
電源Ｖccと電源ＶEEとの間で直列に接続され、前記トラ
ンジスタＴr13 のドレインがＮＰＮトランジスタＴr15
のベースに接続され、前記トランジスタＴr14のドレイ
ンがＮＰＮトランジスタＴr16 のベースに接続されてい
る。
３に従って説明すると、ＥＣＬレベルの入力信号Ａが入
力されるＥＣＬ差動回路は前記第一の実施例と同様であ
る。そして、出力バッファ回路はＢi ＣＭＯＳ回路で構
成され、ＰチャネルＭＯＳトランジスタＴr13 、抵抗Ｒ
４、ＰチャネルＭＯＳトランジスタＴr14 、抵抗Ｒ５が
電源Ｖccと電源ＶEEとの間で直列に接続され、前記トラ
ンジスタＴr13 のドレインがＮＰＮトランジスタＴr15
のベースに接続され、前記トランジスタＴr14のドレイ
ンがＮＰＮトランジスタＴr16 のベースに接続されてい
る。
【００２６】前記トランジスタＴr15 ，Ｔr16 は電源Ｖ
cc，ＶEE間で直列に接続され、前記抵抗Ｒ４とトランジ
スタＴr14 間及びトランジスタＴr15 ，Ｔr16 間から出
力信号ＯＵＴが出力される。
cc，ＶEE間で直列に接続され、前記抵抗Ｒ４とトランジ
スタＴr14 間及びトランジスタＴr15 ，Ｔr16 間から出
力信号ＯＵＴが出力される。
【００２７】このように構成されたレベル変換回路では
前記第一の実施例と同様に入力信号Ａに基づいてトラン
ジスタＴr1がオンされるとともにトランジスタＴr2がオ
フされると、トランジスタＴr13 がオフされるとともに
トランジスタＴr14 がオンされ、これに基づいてトラン
ジスタＴr15 がオフされるとともにトランジスタＴr16
がオンされて出力信号ＯＵＴはＴＴＬレベルのＬレベル
となる。
前記第一の実施例と同様に入力信号Ａに基づいてトラン
ジスタＴr1がオンされるとともにトランジスタＴr2がオ
フされると、トランジスタＴr13 がオフされるとともに
トランジスタＴr14 がオンされ、これに基づいてトラン
ジスタＴr15 がオフされるとともにトランジスタＴr16
がオンされて出力信号ＯＵＴはＴＴＬレベルのＬレベル
となる。
【００２８】一方、入力信号Ａに基づいてトランジスタ
Ｔr1がオフされるとともにトランジスタＴr2がオンされ
ると、トランジスタＴr13 がオンされるとともにトラン
ジスタＴr14 がオフされ、これに基づいてトランジスタ
Ｔr15 がオンされるとともにトランジスタＴr16 がオフ
されて出力信号ＯＵＴはＴＴＬレベルのＨレベルとな
る。
Ｔr1がオフされるとともにトランジスタＴr2がオンされ
ると、トランジスタＴr13 がオンされるとともにトラン
ジスタＴr14 がオフされ、これに基づいてトランジスタ
Ｔr15 がオンされるとともにトランジスタＴr16 がオフ
されて出力信号ＯＵＴはＴＴＬレベルのＨレベルとな
る。
【００２９】上記のような構成により、前記第一の実施
例と同様にＥＣＬレベルの入力信号ＡはＥＣＬ差動回路
及び出力バッファ回路を介してＴＴＬレベルの出力信号
ＯＵＴに変換され、出力バッファ回路の素子数を削減す
ることができるとともに、消費電力を低減することがで
きる。
例と同様にＥＣＬレベルの入力信号ＡはＥＣＬ差動回路
及び出力バッファ回路を介してＴＴＬレベルの出力信号
ＯＵＴに変換され、出力バッファ回路の素子数を削減す
ることができるとともに、消費電力を低減することがで
きる。
【００３０】また、この実施例では出力バッファ回路の
出力段をＮＰＮトランジスタＴr15，Ｔr16 で構成した
ことにより前記第一の実施例より負荷駆動能力を向上さ
せることができる。
出力段をＮＰＮトランジスタＴr15，Ｔr16 で構成した
ことにより前記第一の実施例より負荷駆動能力を向上さ
せることができる。
【００３１】次に、この発明を具体化した第三の実施例
を図４に従って説明すると、この実施例は前記第一の実
施例で出力バッファ回路として使用した構成をＥＣＬ入
力回路として使用するものである。
を図４に従って説明すると、この実施例は前記第一の実
施例で出力バッファ回路として使用した構成をＥＣＬ入
力回路として使用するものである。
【００３２】すなわち、電源Ｖccと電源ＶEEとの間にＰ
チャネルＭＯＳトランジスタＴr17，Ｔr18 が直列に接
続され、両トランジスタＴr17 ，Ｔr18 のゲートにはＥ
ＣＬレベルの相補入力信号Ａ，バーＡが入力され、トラ
ンジスタＴr17 ，Ｔr18 の間から出力信号ＯＵＴが出力
される。そして、相補入力信号Ａ，バーＡはその一方が
トランジスタＴr17 ，Ｔr18 のしきい値を越えるレベル
とし、他方がトランジスタＴr17 ，Ｔr18 のしきい値を
越えないレベルとする。
チャネルＭＯＳトランジスタＴr17，Ｔr18 が直列に接
続され、両トランジスタＴr17 ，Ｔr18 のゲートにはＥ
ＣＬレベルの相補入力信号Ａ，バーＡが入力され、トラ
ンジスタＴr17 ，Ｔr18 の間から出力信号ＯＵＴが出力
される。そして、相補入力信号Ａ，バーＡはその一方が
トランジスタＴr17 ，Ｔr18 のしきい値を越えるレベル
とし、他方がトランジスタＴr17 ，Ｔr18 のしきい値を
越えないレベルとする。
【００３３】上記のような構成により、相補入力信号
Ａ，バーＡが各トランジスタＴr17 ，Ｔr18 に入力され
ると、トランジスタＴr17 ，Ｔr18 の一方がオンされる
とともに他方がオフされ、ＨレベルあるいはＬレベルの
出力信号ＯＵＴが出力される。
Ａ，バーＡが各トランジスタＴr17 ，Ｔr18 に入力され
ると、トランジスタＴr17 ，Ｔr18 の一方がオンされる
とともに他方がオフされ、ＨレベルあるいはＬレベルの
出力信号ＯＵＴが出力される。
【００３４】従って、このＥＣＬ入力回路では図６に示
す前記従来例に対し素子数を削減することができるとと
もに、定常状態ではトランジスタＴr17 ，Ｔr18 のいず
れかがオフされるため、消費電力を低減することもでき
る。
す前記従来例に対し素子数を削減することができるとと
もに、定常状態ではトランジスタＴr17 ，Ｔr18 のいず
れかがオフされるため、消費電力を低減することもでき
る。
【００３５】また、図５に示すようにＮチャネルＭＯＳ
トランジスタＴr19 ，Ｔr20 を電源Ｖccと電源ＶEEとの
間で直列に接続し、そのトランジスタＴr19 ，Ｔr20 の
ゲートに相補入力信号Ａ，バーＡを入力してＥＣＬ入力
回路を構成することもできる。
トランジスタＴr19 ，Ｔr20 を電源Ｖccと電源ＶEEとの
間で直列に接続し、そのトランジスタＴr19 ，Ｔr20 の
ゲートに相補入力信号Ａ，バーＡを入力してＥＣＬ入力
回路を構成することもできる。
【００３６】
【発明の効果】以上詳述したように、この発明は素子数
を削減し、かつ消費電力を低減し得る半導体集積回路を
提供することができる優れた効果を発揮する。
を削減し、かつ消費電力を低減し得る半導体集積回路を
提供することができる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の第一の実施例を示す回路図である。
【図３】本発明の第二の実施例を示す回路図である。
【図４】本発明の第三の実施例を示す回路図である。
【図５】本発明の第四の実施例を示す回路図である。
【図６】従来例を示す回路図である。
【図７】従来例を示す回路図である。
ＶH 高電位側電源 ＶL 低電位側電源 Ｔr17 ，Ｔr18 ＰチャネルＭＯＳトランジスタ Ｔr19 ，Ｔr20 ＮチャネルＭＯＳトランジスタ Ｔr11 ，Ｔr12 ＰチャネルＭＯＳトランジスタ Ａ，バーＡ 相補入力信号 ＯＵＴ 出力信号
Claims (3)
- 【請求項１】 高電位側電源ＶH と低電位側電源ＶL と
の間に二つのＰチャネルＭＯＳトランジスタ（Ｔr17 ，
Ｔr18 ）を直列に接続し、前記各トランジスタ（Ｔr17
，Ｔr18 ）のゲートには両トランジスタのしきい値よ
り高いレベルと低いレベルのＥＣＬレベルの相補入力信
号（Ａ，バーＡ）を入力し、両トランジスタ（Ｔr17 ，
Ｔr18 ）間から出力信号（ＯＵＴ）を出力することを特
徴とする半導体集積回路。 - 【請求項２】 高電位側電源ＶH と低電位側電源ＶL と
の間に二つのＮチャネルＭＯＳトランジスタ（Ｔr19 ，
Ｔr20 ）を直列に接続し、前記各トランジスタ（Ｔr19
，Ｔr20 ）のゲートには両トランジスタのしきい値よ
り高いレベルと低いレベルのＥＣＬレベルの相補入力信
号（Ａ，バーＡ）を入力し、両トランジスタ（Ｔr19 ，
Ｔr20 ）間から出力信号（ＯＵＴ）を出力することを特
徴とする半導体集積回路。 - 【請求項３】 ＥＣＬ差動回路（４）の相補出力信号を
高電位側電源ＶH と低電位側電源ＶL との間で直列に接
続したＰチャネルＭＯＳトランジスタ（Ｔr11 ，Ｔr12
）のゲートに入力したことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008510A JPH05199103A (ja) | 1992-01-21 | 1992-01-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008510A JPH05199103A (ja) | 1992-01-21 | 1992-01-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05199103A true JPH05199103A (ja) | 1993-08-06 |
Family
ID=11695129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008510A Withdrawn JPH05199103A (ja) | 1992-01-21 | 1992-01-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05199103A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008148229A (ja) * | 2006-12-13 | 2008-06-26 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS572606A (en) * | 1980-06-09 | 1982-01-08 | Iseki Agricult Mach | Warning device of feeding nursery plant of ridding type rice transplanter |
| JPS61257107A (ja) * | 1985-05-10 | 1986-11-14 | 井関農機株式会社 | 移動農作業機 |
| JPS63198906A (ja) * | 1987-02-13 | 1988-08-17 | 井関農機株式会社 | 乗用型苗植機 |
-
1992
- 1992-01-21 JP JP4008510A patent/JPH05199103A/ja not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS572606A (en) * | 1980-06-09 | 1982-01-08 | Iseki Agricult Mach | Warning device of feeding nursery plant of ridding type rice transplanter |
| JPS61257107A (ja) * | 1985-05-10 | 1986-11-14 | 井関農機株式会社 | 移動農作業機 |
| JPS63198906A (ja) * | 1987-02-13 | 1988-08-17 | 井関農機株式会社 | 乗用型苗植機 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008148229A (ja) * | 2006-12-13 | 2008-06-26 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路 |
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Legal Events
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|---|---|---|---|
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