JPH0613372A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0613372A JPH0613372A JP16605692A JP16605692A JPH0613372A JP H0613372 A JPH0613372 A JP H0613372A JP 16605692 A JP16605692 A JP 16605692A JP 16605692 A JP16605692 A JP 16605692A JP H0613372 A JPH0613372 A JP H0613372A
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- JP
- Japan
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- insulating film
- semiconductor device
- gate electrode
- elements
- manufacturing
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- Formation Of Insulating Films (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】絶縁膜形成以降のプロセス条件の変動に対して
も安定な特性が維持でき、高電界ストレスによる劣化現
象を防止した絶縁膜を有する半導体装置を提供するこ
と。 【構成】ゲート酸化膜４又は層間絶縁膜６等の絶縁膜中
に、Ｓｉ、酸素及び水素以外の他の元素が２種類以上含
有され、他の元素の濃度の和が５×１０18〜５×１０21
ｃｍ~3の範囲にある半導体装置。他の元素は、例えば、
窒素、フッ素及び塩素の内の少なくとも２種の元素を用
いる。
も安定な特性が維持でき、高電界ストレスによる劣化現
象を防止した絶縁膜を有する半導体装置を提供するこ
と。 【構成】ゲート酸化膜４又は層間絶縁膜６等の絶縁膜中
に、Ｓｉ、酸素及び水素以外の他の元素が２種類以上含
有され、他の元素の濃度の和が５×１０18〜５×１０21
ｃｍ~3の範囲にある半導体装置。他の元素は、例えば、
窒素、フッ素及び塩素の内の少なくとも２種の元素を用
いる。
Description
【０００１】
【産業上の利用分野】本発明は、高集積メモリに用いる
絶縁膜を有する半導体装置及びその製造方法に関する。
絶縁膜を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】フッ素及び塩素等のハロゲン元素を多結
晶Ｓｉ電極あるいはＳｉ基板にイオン打ち込みし、熱拡
散によりハロゲン元素を絶縁膜とＳｉ基板界面に移動さ
せることにより、Ｘ線照射や電荷注入に伴う界面準位の
増大や移動度の劣化が抑えられることは、アイ・イー・
イー・イー、トランザクションズ・オン・ニュクリア・
サイエンス（IEEE TRANSACTIONS ON NUCLEAR SCIENCE）
第３６巻、第６号、第２１１６頁（１９８９）等に記載
されている。劣化を最小限に抑えるハロゲンの量には最
適値があり、プロセス全体の熱処理条件により異なって
いる。すなわち、僅かな熱処理条件の変動により上記ハ
ロゲンの量が最適値からずれ、過剰に供給された場合に
は、ハロゲンを全く導入しないデバイスよりも劣化速度
が大きくなる。従って、最適値以上の量を導入して熱拡
散により絶縁膜への導入量を制御するという方法では、
ハロゲン導入後のプロセス条件に依存して絶縁膜中に入
り込むハロゲン量が変動し、安定な特性を得ることが困
難である。
晶Ｓｉ電極あるいはＳｉ基板にイオン打ち込みし、熱拡
散によりハロゲン元素を絶縁膜とＳｉ基板界面に移動さ
せることにより、Ｘ線照射や電荷注入に伴う界面準位の
増大や移動度の劣化が抑えられることは、アイ・イー・
イー・イー、トランザクションズ・オン・ニュクリア・
サイエンス（IEEE TRANSACTIONS ON NUCLEAR SCIENCE）
第３６巻、第６号、第２１１６頁（１９８９）等に記載
されている。劣化を最小限に抑えるハロゲンの量には最
適値があり、プロセス全体の熱処理条件により異なって
いる。すなわち、僅かな熱処理条件の変動により上記ハ
ロゲンの量が最適値からずれ、過剰に供給された場合に
は、ハロゲンを全く導入しないデバイスよりも劣化速度
が大きくなる。従って、最適値以上の量を導入して熱拡
散により絶縁膜への導入量を制御するという方法では、
ハロゲン導入後のプロセス条件に依存して絶縁膜中に入
り込むハロゲン量が変動し、安定な特性を得ることが困
難である。
【０００３】Ｓｉ基板を酸化して絶縁膜を形成する際に
ハロゲンガスを添加することによりハロゲン元素を絶縁
膜とＳｉ基板界面に導入することも知られており、供給
源としては、ＮＦ3、ＴＣＡ（トリクロロエタン）、Ｈ
Ｃｌ、Ｃｌ2等が用いられている。この中でＴＣＡはＣ
が混入し、上記のハロゲンによる界面不整合緩和効果を
阻害する。ハロゲンの導入量に関する従来の報告例で
は、上記界面不整合緩和に必要な量以上のハロゲンが導
入されている。
ハロゲンガスを添加することによりハロゲン元素を絶縁
膜とＳｉ基板界面に導入することも知られており、供給
源としては、ＮＦ3、ＴＣＡ（トリクロロエタン）、Ｈ
Ｃｌ、Ｃｌ2等が用いられている。この中でＴＣＡはＣ
が混入し、上記のハロゲンによる界面不整合緩和効果を
阻害する。ハロゲンの導入量に関する従来の報告例で
は、上記界面不整合緩和に必要な量以上のハロゲンが導
入されている。
【０００４】絶縁膜へ窒素を導入する例としては、ＮＨ
3による熱窒化あるいはＮ2Ｏによる酸窒化による方法等
があり、ハロゲン元素の場合と同じように電荷注入に伴
う、界面準位の増大や移動度の劣化が抑えられること
が、エクステンディッド・アブストラクツ・オブ・２２
ｎｄ・コンファランス・オン・ソリッド・ステイト・デ
バイスイズ・アンド・マテリアルズ（EXTENDED ABSTRA
CTS OF THE 22NDCONFERENCE ON SOLID STATE DEVICE
S AND MATERIALS）第１１５５頁（１９９０）等に報告
されている。以上のようにフッ素、窒素等を単独に絶縁
膜中へ導入した例はあるが、フッ素、塩素、窒素等の元
素を２種類以上制御して導入した報告例はない。
3による熱窒化あるいはＮ2Ｏによる酸窒化による方法等
があり、ハロゲン元素の場合と同じように電荷注入に伴
う、界面準位の増大や移動度の劣化が抑えられること
が、エクステンディッド・アブストラクツ・オブ・２２
ｎｄ・コンファランス・オン・ソリッド・ステイト・デ
バイスイズ・アンド・マテリアルズ（EXTENDED ABSTRA
CTS OF THE 22NDCONFERENCE ON SOLID STATE DEVICE
S AND MATERIALS）第１１５５頁（１９９０）等に報告
されている。以上のようにフッ素、窒素等を単独に絶縁
膜中へ導入した例はあるが、フッ素、塩素、窒素等の元
素を２種類以上制御して導入した報告例はない。
【０００５】一方、デバイスの電気特性という観点から
は、膜厚１０ｎｍ以下のゲート絶縁膜で高電界ストレス
による劣化現象が問題となっている。例えば、一括消去
型フラッシュメモリー（ＥＥＰＲＯＭ）では高電界（−
１０ＭＶ／ｃｍ程度）を制御ゲート電極に印加して浮遊
ゲート電極に蓄積した情報の消去を行う。このため、情
報の書き込み、消去を繰り返すうちに絶縁膜が劣化し、
低電界（−５ＭＶ／ｃｍ程度）でのリーク電流が増大
し、電荷保持特性を劣化させることが問題となってい
る。この低電界リーク電流を発生させる原因は、バルク
絶縁膜中のトラップ準位に起因すると考えられている
（アイ・イー・イー・イー、エレクトロン・デバイス・
レターズ（IEEE ELECTRON DEVICE LETTERS）第１２巻第
１１号、第６３２頁（１９９１））。
は、膜厚１０ｎｍ以下のゲート絶縁膜で高電界ストレス
による劣化現象が問題となっている。例えば、一括消去
型フラッシュメモリー（ＥＥＰＲＯＭ）では高電界（−
１０ＭＶ／ｃｍ程度）を制御ゲート電極に印加して浮遊
ゲート電極に蓄積した情報の消去を行う。このため、情
報の書き込み、消去を繰り返すうちに絶縁膜が劣化し、
低電界（−５ＭＶ／ｃｍ程度）でのリーク電流が増大
し、電荷保持特性を劣化させることが問題となってい
る。この低電界リーク電流を発生させる原因は、バルク
絶縁膜中のトラップ準位に起因すると考えられている
（アイ・イー・イー・イー、エレクトロン・デバイス・
レターズ（IEEE ELECTRON DEVICE LETTERS）第１２巻第
１１号、第６３２頁（１９９１））。
【０００６】
【発明が解決しようとする課題】上記従来の技術は、高
電界ストレスにより絶縁膜の劣化現象が生じるという問
題があった。バルク絶縁膜中及び絶縁膜／Ｓｉ界面での
トラップ準位の発生原因としては、酸化膜形成時のＳｉ
からＳｉＯ2への体積膨張、あるいはＳｉとＳｉＯ2とで
の体積膨張率の違いによるウェハ冷却時の局所的応力の
発生により、高電界ストレスが印加された際に応力が作
用している膜中及び界面での結合が切れて、トラップ準
位が発生するものと考えられる。
電界ストレスにより絶縁膜の劣化現象が生じるという問
題があった。バルク絶縁膜中及び絶縁膜／Ｓｉ界面での
トラップ準位の発生原因としては、酸化膜形成時のＳｉ
からＳｉＯ2への体積膨張、あるいはＳｉとＳｉＯ2とで
の体積膨張率の違いによるウェハ冷却時の局所的応力の
発生により、高電界ストレスが印加された際に応力が作
用している膜中及び界面での結合が切れて、トラップ準
位が発生するものと考えられる。
【０００７】本発明の目的は、絶縁膜形成以降のプロセ
ス条件の変動に対しても安定な特性が維持でき、高電界
ストレスによる劣化現象を防止した絶縁膜を有する半導
体装置及びその製造方法を提供することにある。
ス条件の変動に対しても安定な特性が維持でき、高電界
ストレスによる劣化現象を防止した絶縁膜を有する半導
体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、所望の絶縁膜中にＳｉ、酸
素及び水素以外の他の元素を２種類以上含有し、この他
の元素の濃度の和を５×１０18〜５×１０21ｃｍ~3の範
囲にしたものである。２種類以上の他の元素は、互いに
原子半径及び／又は原子価が異なる元素であることが好
ましい。例えば、VII族元素の一種とIII族元素、IV族元
素、Ｖ族元素の内の一種とを用いることができる。ま
た、窒素、フッ素及び塩素の群の内の少なくとも２種の
元素を用いることができる。
に、本発明の半導体装置は、所望の絶縁膜中にＳｉ、酸
素及び水素以外の他の元素を２種類以上含有し、この他
の元素の濃度の和を５×１０18〜５×１０21ｃｍ~3の範
囲にしたものである。２種類以上の他の元素は、互いに
原子半径及び／又は原子価が異なる元素であることが好
ましい。例えば、VII族元素の一種とIII族元素、IV族元
素、Ｖ族元素の内の一種とを用いることができる。ま
た、窒素、フッ素及び塩素の群の内の少なくとも２種の
元素を用いることができる。
【０００９】絶縁膜の形成は、シリコンを酸化して、酸
化シリコンとする際に、上記他の元素を少なくとも含む
化合物が存在する雰囲気にシリコンをさらし、次に、こ
こで用いた他の元素と異なる第２の他の元素を少なくと
も含む化合物が存在する雰囲気にシリコンをさらして形
成することができる。この化合物が例えば三フッ化窒素
等のように他の元素の２種類を含む化合物であればその
化合物のみを用いても２種類の他の元素を絶縁膜に導入
することができる。この化合物としては、上記他の元素
がハロゲンであるときは、塩素、フッ素、三フッ化塩
素、三フッ化窒素、フッ化アルゴン等が用いられ、上記
他の元素が窒素であるときは、一酸化窒素、亜酸化窒
素、アンモニア等が用いられる。また、これらの化合物
が存在する雰囲気に上記シリコンをさらす工程は、残留
水分量が１ｐｐｂ以下の雰囲気で行われることが好まし
い。
化シリコンとする際に、上記他の元素を少なくとも含む
化合物が存在する雰囲気にシリコンをさらし、次に、こ
こで用いた他の元素と異なる第２の他の元素を少なくと
も含む化合物が存在する雰囲気にシリコンをさらして形
成することができる。この化合物が例えば三フッ化窒素
等のように他の元素の２種類を含む化合物であればその
化合物のみを用いても２種類の他の元素を絶縁膜に導入
することができる。この化合物としては、上記他の元素
がハロゲンであるときは、塩素、フッ素、三フッ化塩
素、三フッ化窒素、フッ化アルゴン等が用いられ、上記
他の元素が窒素であるときは、一酸化窒素、亜酸化窒
素、アンモニア等が用いられる。また、これらの化合物
が存在する雰囲気に上記シリコンをさらす工程は、残留
水分量が１ｐｐｂ以下の雰囲気で行われることが好まし
い。
【００１０】
【作用】Ｘ線照射や電荷注入を行ったＭＯＳデバイスで
は、界面準位密度が通常１０10ｅＶ~1ｃｍ~2のレベルか
ら、そのＸ線強度、注入電荷量に応じて１０12〜１０14
ｅＶ~1ｃｍ~2のレベルに到達する。この界面準位はＳｉ
Ｏ2とＳｉとの界面の応力を持つ結合に、電荷が補獲さ
れることによって発生する。従って、窒素、フッ素、塩
素等のようなＳｉ、水素及び酸素以外の他の元素を界面
に導入することによって応力を緩和することにより、界
面準位の発生量を低減することができる。
は、界面準位密度が通常１０10ｅＶ~1ｃｍ~2のレベルか
ら、そのＸ線強度、注入電荷量に応じて１０12〜１０14
ｅＶ~1ｃｍ~2のレベルに到達する。この界面準位はＳｉ
Ｏ2とＳｉとの界面の応力を持つ結合に、電荷が補獲さ
れることによって発生する。従って、窒素、フッ素、塩
素等のようなＳｉ、水素及び酸素以外の他の元素を界面
に導入することによって応力を緩和することにより、界
面準位の発生量を低減することができる。
【００１１】例えば、ゲート絶縁膜が７．４ｎｍに薄膜
化された場合には、高電界（−１４ＭＶ／ｃｍ）印加後
の低電界（−６ＭＶ／ｃｍ）でのリーク電流が１０~10
Ａ／ｃｍ2から１０~7Ａ／ｃｍ2に増大する。これは、酸
化Ｓｉ膜中に存在する応力を持った結合、あるいはＳｉ
−Ｈ（３．１ｅＶ）のような弱い結合に電荷が捕獲され
ることによってトラップ準位が生じ、この準位を通して
電荷が流れることにより低電界リーク電流の増大につな
がると解釈できる。
化された場合には、高電界（−１４ＭＶ／ｃｍ）印加後
の低電界（−６ＭＶ／ｃｍ）でのリーク電流が１０~10
Ａ／ｃｍ2から１０~7Ａ／ｃｍ2に増大する。これは、酸
化Ｓｉ膜中に存在する応力を持った結合、あるいはＳｉ
−Ｈ（３．１ｅＶ）のような弱い結合に電荷が捕獲され
ることによってトラップ準位が生じ、この準位を通して
電荷が流れることにより低電界リーク電流の増大につな
がると解釈できる。
【００１２】従って、界面又はバルク酸化膜中に、結合
エネルギーの大きなＳｉ−Ｆ（５．６ｅＶ）、Ｓｉ−Ｃ
ｌ（３．７ｅＶ）、Ｓｉ−Ｎ（４．６ｅＶ）を形成する
ような元素を応力緩和に必要な量だけ制御して導入する
ことにより、高電界ストレス耐性は向上する。その際、
熱処理条件の変動によってもゲート絶縁膜特性が変化し
ないためには、ゲート絶縁膜とＳｉ基板との間の結合の
不整合を緩和するために必要な量（５×１０18〜５×１
０21ｃｍ~3）の上記他の元素を添加することである。こ
れにより、酸化膜以外の部分、例えばＳｉ基板あるいは
多結晶Ｓｉ電極にイオン打込みした場合のように余剰な
他の元素が存在していないため、高温プロセスによるこ
れら他の元素の拡散がなく、酸化Ｓｉ膜形成後の熱処理
に対しても安定な界面構造が形成される。
エネルギーの大きなＳｉ−Ｆ（５．６ｅＶ）、Ｓｉ−Ｃ
ｌ（３．７ｅＶ）、Ｓｉ−Ｎ（４．６ｅＶ）を形成する
ような元素を応力緩和に必要な量だけ制御して導入する
ことにより、高電界ストレス耐性は向上する。その際、
熱処理条件の変動によってもゲート絶縁膜特性が変化し
ないためには、ゲート絶縁膜とＳｉ基板との間の結合の
不整合を緩和するために必要な量（５×１０18〜５×１
０21ｃｍ~3）の上記他の元素を添加することである。こ
れにより、酸化膜以外の部分、例えばＳｉ基板あるいは
多結晶Ｓｉ電極にイオン打込みした場合のように余剰な
他の元素が存在していないため、高温プロセスによるこ
れら他の元素の拡散がなく、酸化Ｓｉ膜形成後の熱処理
に対しても安定な界面構造が形成される。
【００１３】さらに、３本の結合手を持つＮでは修復し
切れない界面の歪みにも１本の結合手を持つＦは入り込
んで強固な結合を形成することができる。すなわち、他
の元素の導入による応力緩和の効果は、Ｓｉ、酸素と原
子半径、原子価が異なる他の元素を２種類以上導入する
ことにより、効果がさらに上がる。
切れない界面の歪みにも１本の結合手を持つＦは入り込
んで強固な結合を形成することができる。すなわち、他
の元素の導入による応力緩和の効果は、Ｓｉ、酸素と原
子半径、原子価が異なる他の元素を２種類以上導入する
ことにより、効果がさらに上がる。
【００１４】
【実施例】本発明の実施例を図面を用いて説明する。 実施例１ 本実施例は、窒素、フッ素及び塩素を導入した絶縁膜を
有する半導体装置の例である。図１に本実施例の半導体
装置のメモリセルの断面図を示す。このメモリセルは次
のようにして作成される。素子分離酸化膜２が形成さ
れ、酸化するＳｉ面が露出したｐ型Ｓｉ基板１を試料と
して大気の巻き込みがないように密閉した炉体中に導入
し、酸化が進行しない温度に上記試料を保ち、純化器を
通して４０ｐｐｔに水分量を抑えたＡｒガスを１リット
ル／分流し、 １）１００ｐｐｔに水分量を抑えた酸素ガスに切換え、
２リットル／分流し、１時間かけて炉体内の残留ガスを
十分置換したのち、１０ｐｐｂの三フッ化塩素を含むＡ
ｒガスを１リットル／分の流量で混合しながら、上記ｐ
型Ｓｉ基板１を昇温し、８００℃に３０分保ち、室温に
戻した。 ２）この後亜酸化窒素（Ｎ2Ｏ）ガスに切り換え、１０
５０℃で３０秒間酸窒化を施した。 ３）さらに、１００ｐｐｔに水分量を抑えた２リットル
／分の酸素ガスを流し、１時間かけて炉体内の残留ガス
を十分置換した後、１０ｐｐｂの三フッ化塩素を含むＡ
ｒガスを１リットル／分だけ混合した雰囲気中で昇温
し、８００℃に３０分保つことにより、膜厚６ｎｍのゲ
ート酸化膜４を形成した。
有する半導体装置の例である。図１に本実施例の半導体
装置のメモリセルの断面図を示す。このメモリセルは次
のようにして作成される。素子分離酸化膜２が形成さ
れ、酸化するＳｉ面が露出したｐ型Ｓｉ基板１を試料と
して大気の巻き込みがないように密閉した炉体中に導入
し、酸化が進行しない温度に上記試料を保ち、純化器を
通して４０ｐｐｔに水分量を抑えたＡｒガスを１リット
ル／分流し、 １）１００ｐｐｔに水分量を抑えた酸素ガスに切換え、
２リットル／分流し、１時間かけて炉体内の残留ガスを
十分置換したのち、１０ｐｐｂの三フッ化塩素を含むＡ
ｒガスを１リットル／分の流量で混合しながら、上記ｐ
型Ｓｉ基板１を昇温し、８００℃に３０分保ち、室温に
戻した。 ２）この後亜酸化窒素（Ｎ2Ｏ）ガスに切り換え、１０
５０℃で３０秒間酸窒化を施した。 ３）さらに、１００ｐｐｔに水分量を抑えた２リットル
／分の酸素ガスを流し、１時間かけて炉体内の残留ガス
を十分置換した後、１０ｐｐｂの三フッ化塩素を含むＡ
ｒガスを１リットル／分だけ混合した雰囲気中で昇温
し、８００℃に３０分保つことにより、膜厚６ｎｍのゲ
ート酸化膜４を形成した。
【００１５】このゲート酸化膜４上に、減圧気相化学成
長法によりジシランとホスフィンとを用いて、５４０℃
でリンを含んだ多結晶Ｓｉを２００ｎｍだけ堆積し、そ
の後Ａｒ雰囲気中９００℃で２０分間加熱した。この多
結晶Ｓｉは浮遊ゲート電極５を構成する。この後、その
表面を酸化して層間絶縁膜６を形成し、浮遊ゲート電極
５の形成と同様にして制御ゲート電極７を形成し、これ
らをパターンニングした後、表面と側壁を酸化した。次
に、Ｎ型のソース領域８、Ｎ型のドレイン領域９をイオ
ン打ち込みで形成し、通常の方法で絶縁膜１０、電極３
を設け、図１に示すようなメモリセルを作成した。上記
メモリセルの書換え動作による伝達係数βの変動を図２
に示す。本実施例ではフッ素、塩素及び窒素が合計して
５×１０20ｃｍ~3添加されており、添加しない場合に比
較してβの劣化が著しく抑えられた。また、このメモリ
セルを含む一括消去型ＥＥＰＲＯＭにおける書換え回数
は、１０4回から１０6回に改善された。
長法によりジシランとホスフィンとを用いて、５４０℃
でリンを含んだ多結晶Ｓｉを２００ｎｍだけ堆積し、そ
の後Ａｒ雰囲気中９００℃で２０分間加熱した。この多
結晶Ｓｉは浮遊ゲート電極５を構成する。この後、その
表面を酸化して層間絶縁膜６を形成し、浮遊ゲート電極
５の形成と同様にして制御ゲート電極７を形成し、これ
らをパターンニングした後、表面と側壁を酸化した。次
に、Ｎ型のソース領域８、Ｎ型のドレイン領域９をイオ
ン打ち込みで形成し、通常の方法で絶縁膜１０、電極３
を設け、図１に示すようなメモリセルを作成した。上記
メモリセルの書換え動作による伝達係数βの変動を図２
に示す。本実施例ではフッ素、塩素及び窒素が合計して
５×１０20ｃｍ~3添加されており、添加しない場合に比
較してβの劣化が著しく抑えられた。また、このメモリ
セルを含む一括消去型ＥＥＰＲＯＭにおける書換え回数
は、１０4回から１０6回に改善された。
【００１６】この書換え回数の改善は、上記実施例と同
じプロセスで形成されたゲート絶縁膜を持つＭＯＳキャ
パシタの低電界リーク電流が改善されることからも理解
できる。すなわち、図３に示すように、フッ素、塩素及
び窒素を導入した絶縁膜を持つＭＯＳキャパシタの高電
界（−１４ＭＶ／ｃｍ）ストレス後の低電界（−６ＭＶ
／ｃｍ）でのリーク電流は１０~8Ａ／ｃｍ2（図３
（ｂ））であり、通常の熱酸化Ｓｉ膜を持つＭＯＳキャ
パシタの場合の１０~7Ａ／ｃｍ2（図３（ａ））からに
１桁改善されている。なお、上記ゲート酸化膜４の形成
工程でＮ2Ｏガスに変えてＮＨ3ガスを用い、酸素ガス雰
囲気中の加熱時間を延長した場合も同様なメモリセルが
作成できた。
じプロセスで形成されたゲート絶縁膜を持つＭＯＳキャ
パシタの低電界リーク電流が改善されることからも理解
できる。すなわち、図３に示すように、フッ素、塩素及
び窒素を導入した絶縁膜を持つＭＯＳキャパシタの高電
界（−１４ＭＶ／ｃｍ）ストレス後の低電界（−６ＭＶ
／ｃｍ）でのリーク電流は１０~8Ａ／ｃｍ2（図３
（ｂ））であり、通常の熱酸化Ｓｉ膜を持つＭＯＳキャ
パシタの場合の１０~7Ａ／ｃｍ2（図３（ａ））からに
１桁改善されている。なお、上記ゲート酸化膜４の形成
工程でＮ2Ｏガスに変えてＮＨ3ガスを用い、酸素ガス雰
囲気中の加熱時間を延長した場合も同様なメモリセルが
作成できた。
【００１７】実施例２ 本実施例は、窒素及び塩素を導入した絶縁膜を有する半
導体装置の例である。本実施例の半導体装置のメモリセ
ルの断面図は図１に示した実施例１と同じである。素子
分離酸化膜２が形成されたＳｉ基板１を熱酸化して膜厚
１０ｎｍのゲート酸化膜４を形成したのち、このゲート
酸化膜４上に、減圧気相化学成長法によりジシランとホ
スフィンとを用いて５４０℃でリンを含んだ多結晶Ｓｉ
を２００ｎｍ堆積し、その後Ａｒ雰囲気中９００℃で２
０分間加熱した。この多結晶Ｓｉは浮遊ゲート電極５を
構成する。多結晶Ｓｉ表面をＨＦ溶液で洗浄したのち、
大気の巻き込みがないように密閉した炉体内に試料を導
入し、酸化が進行しない温度に試料を保ち、１００ｐｐ
ｔに水分量を抑え、 １）１００％一酸化窒素で十分置換し、９００℃で３０
分間クリーニングを行い、室温に戻した。 ２）５０ｐｐｔに水分量をおさえた酸素ガスを１リット
ル／分流し、１時間かけて炉体中の残留ガスを十分置換
したのち、５ｐｐｂの塩素を含む酸素ガスを１リットル
／分だけ混合した雰囲気中で、上記試料を昇温し、９０
０℃に１８０分保つことにより、膜厚２０ｎｍの層間酸
化膜６を形成した。
導体装置の例である。本実施例の半導体装置のメモリセ
ルの断面図は図１に示した実施例１と同じである。素子
分離酸化膜２が形成されたＳｉ基板１を熱酸化して膜厚
１０ｎｍのゲート酸化膜４を形成したのち、このゲート
酸化膜４上に、減圧気相化学成長法によりジシランとホ
スフィンとを用いて５４０℃でリンを含んだ多結晶Ｓｉ
を２００ｎｍ堆積し、その後Ａｒ雰囲気中９００℃で２
０分間加熱した。この多結晶Ｓｉは浮遊ゲート電極５を
構成する。多結晶Ｓｉ表面をＨＦ溶液で洗浄したのち、
大気の巻き込みがないように密閉した炉体内に試料を導
入し、酸化が進行しない温度に試料を保ち、１００ｐｐ
ｔに水分量を抑え、 １）１００％一酸化窒素で十分置換し、９００℃で３０
分間クリーニングを行い、室温に戻した。 ２）５０ｐｐｔに水分量をおさえた酸素ガスを１リット
ル／分流し、１時間かけて炉体中の残留ガスを十分置換
したのち、５ｐｐｂの塩素を含む酸素ガスを１リットル
／分だけ混合した雰囲気中で、上記試料を昇温し、９０
０℃に１８０分保つことにより、膜厚２０ｎｍの層間酸
化膜６を形成した。
【００１８】この層間絶縁膜６上にリンをドープした多
結晶Ｓｉからなる制御ゲート電極７を形成し、以下実施
例１と同様にして、図１に示すメモリセルを作成した。
本実施例では窒素及び塩素が合計して５×１０20ｃｍ~3
添加されており、この絶縁膜を持つメモリデバイスのト
ンネル電流は、上記元素を添加しない場合と比較して１
桁小さかった。その結果として、一括消去型ＥＥＰＲＯ
Ｍにおける電荷保持時間が１０年から４０年に改善され
た。本実施例における改善効果は、一酸化窒素及び塩素
処理時の雰囲気中の水分量を１００ｐｐｔに低減するこ
とによって達成することができた。
結晶Ｓｉからなる制御ゲート電極７を形成し、以下実施
例１と同様にして、図１に示すメモリセルを作成した。
本実施例では窒素及び塩素が合計して５×１０20ｃｍ~3
添加されており、この絶縁膜を持つメモリデバイスのト
ンネル電流は、上記元素を添加しない場合と比較して１
桁小さかった。その結果として、一括消去型ＥＥＰＲＯ
Ｍにおける電荷保持時間が１０年から４０年に改善され
た。本実施例における改善効果は、一酸化窒素及び塩素
処理時の雰囲気中の水分量を１００ｐｐｔに低減するこ
とによって達成することができた。
【００１９】実施例３ 本実施例は、メモリセルの側壁を構成する側壁絶縁膜に
窒素、フッ素及び塩素を導入した半導体装置の例であ
る。本実施例の半導体装置のメモリセルの断面図は図１
に示した実施例１と同じである。素子分離酸化膜２が形
成されたＳｉ基板１を熱酸化して膜厚１０ｎｍのゲート
酸化膜４を形成したのち、このゲート酸化膜４上に、減
圧気相化学成長法によりジシランとホスフィンとを用い
て５４０℃でリンを含んだ多結晶Ｓｉを２００ｎｍ堆積
し、その後Ａｒ雰囲気中９００℃で２０分間加熱した。
この多結晶Ｓｉは浮遊ゲート電極５を構成する。この多
結晶Ｓｉ表面をＨＦ溶液で洗浄したのち、多結晶シリコ
ン膜を熱酸化して層間絶縁膜６を形成し、この層間絶縁
膜６上にリンをドープした多結晶Ｓｉからなる制御ゲー
ト電極７を形成した。この後、ドライエッチングにより
制御ゲート電極７、層間絶縁膜６、浮遊ゲート電極５を
パターニングした。
窒素、フッ素及び塩素を導入した半導体装置の例であ
る。本実施例の半導体装置のメモリセルの断面図は図１
に示した実施例１と同じである。素子分離酸化膜２が形
成されたＳｉ基板１を熱酸化して膜厚１０ｎｍのゲート
酸化膜４を形成したのち、このゲート酸化膜４上に、減
圧気相化学成長法によりジシランとホスフィンとを用い
て５４０℃でリンを含んだ多結晶Ｓｉを２００ｎｍ堆積
し、その後Ａｒ雰囲気中９００℃で２０分間加熱した。
この多結晶Ｓｉは浮遊ゲート電極５を構成する。この多
結晶Ｓｉ表面をＨＦ溶液で洗浄したのち、多結晶シリコ
ン膜を熱酸化して層間絶縁膜６を形成し、この層間絶縁
膜６上にリンをドープした多結晶Ｓｉからなる制御ゲー
ト電極７を形成した。この後、ドライエッチングにより
制御ゲート電極７、層間絶縁膜６、浮遊ゲート電極５を
パターニングした。
【００２０】続いて、ウェハを酸化雰囲気中で８００℃
に加熱して、ＳｉＯ2膜を形成し、アルゴンで２％に希
釈したＮＨ3中８５０℃で２分間加熱した。さらに、１
０ｐｐｂのＣｌＦ3を含む酸素ガス中で１０００℃に加
熱して５０ｎｍの側壁絶縁膜及び制御ゲート電極７上の
絶縁膜を形成した。
に加熱して、ＳｉＯ2膜を形成し、アルゴンで２％に希
釈したＮＨ3中８５０℃で２分間加熱した。さらに、１
０ｐｐｂのＣｌＦ3を含む酸素ガス中で１０００℃に加
熱して５０ｎｍの側壁絶縁膜及び制御ゲート電極７上の
絶縁膜を形成した。
【００２１】本実施例では窒素、フッ素及び塩素が合計
して５×１０20ｃｍ~3添加されており、この側壁絶縁膜
を持つメモリデバイスのトンネル電流は、上記元素を添
加しない場合と比較して１桁小さかった。その結果とし
て、一括消去型ＥＥＰＲＯＭにおける電荷保持時間が１
０年から４０年に改善された。 実施例４ 本実施例は、窒素、フッ素及び塩素を導入した絶縁膜を
有する半導体装置の例である。図５に本実施例の半導体
装置のキャパシタの断面図を示す。このキャパシタは次
のようにして作成される。大気の巻き込みがないように
密閉した炉体中に、素子分離酸化膜１２が形成され、酸
化するＳｉ面が露出したｐ型Ｓｉ基板１１を導入し、酸
化が進行しない温度に上記試料を保ち、純化器を通して
５０ｐｐｔに水分量を抑えたＡｒガスを１リットル／分
流し、 １）１００ｐｐｔに水分量を抑えた酸素ガスに切換え、
２リットル／分流し、１時間かけて炉体内の残留ガスを
十分置換したのち、１０ｐｐｂの三フッ化塩素を含むＡ
ｒガスを１リットル／分の流量で混合しながら、上記ｐ
型Ｓｉ基板１１を昇温し８００℃に３０分保ち、室温に
戻した。 ２）この後Ｎ2Ｏガスに切り換え、１０５０℃で３０秒
間酸窒化を施した。
して５×１０20ｃｍ~3添加されており、この側壁絶縁膜
を持つメモリデバイスのトンネル電流は、上記元素を添
加しない場合と比較して１桁小さかった。その結果とし
て、一括消去型ＥＥＰＲＯＭにおける電荷保持時間が１
０年から４０年に改善された。 実施例４ 本実施例は、窒素、フッ素及び塩素を導入した絶縁膜を
有する半導体装置の例である。図５に本実施例の半導体
装置のキャパシタの断面図を示す。このキャパシタは次
のようにして作成される。大気の巻き込みがないように
密閉した炉体中に、素子分離酸化膜１２が形成され、酸
化するＳｉ面が露出したｐ型Ｓｉ基板１１を導入し、酸
化が進行しない温度に上記試料を保ち、純化器を通して
５０ｐｐｔに水分量を抑えたＡｒガスを１リットル／分
流し、 １）１００ｐｐｔに水分量を抑えた酸素ガスに切換え、
２リットル／分流し、１時間かけて炉体内の残留ガスを
十分置換したのち、１０ｐｐｂの三フッ化塩素を含むＡ
ｒガスを１リットル／分の流量で混合しながら、上記ｐ
型Ｓｉ基板１１を昇温し８００℃に３０分保ち、室温に
戻した。 ２）この後Ｎ2Ｏガスに切り換え、１０５０℃で３０秒
間酸窒化を施した。
【００２２】３）さらに、５０ｐｐｔに水分量を抑えた
酸素ガスを２リットル／分流し、１時間かけて炉体内の
残留ガスを十分置換したのち、５ｐｐｂの三フッ化塩素
を含むＡｒガスを１リットル／分だけ混合した雰囲気中
で昇温し、８００℃に３０分保つことにより、膜厚６ｎ
ｍのゲート酸化膜１３を形成した。 このゲート酸化膜１３上に、減圧気相化学成長法により
ジシランとホスフィンとを用いて、５４０℃でリンを含
んだ多結晶Ｓｉを２００ｎｍだけ堆積し、その後Ａｒ雰
囲気中９００℃で２０分間加熱した。この後、ゲート電
極１４の加工を行って、図５に示すようなキャパシタを
作成した。
酸素ガスを２リットル／分流し、１時間かけて炉体内の
残留ガスを十分置換したのち、５ｐｐｂの三フッ化塩素
を含むＡｒガスを１リットル／分だけ混合した雰囲気中
で昇温し、８００℃に３０分保つことにより、膜厚６ｎ
ｍのゲート酸化膜１３を形成した。 このゲート酸化膜１３上に、減圧気相化学成長法により
ジシランとホスフィンとを用いて、５４０℃でリンを含
んだ多結晶Ｓｉを２００ｎｍだけ堆積し、その後Ａｒ雰
囲気中９００℃で２０分間加熱した。この後、ゲート電
極１４の加工を行って、図５に示すようなキャパシタを
作成した。
【００２３】このキャパシタで、三フッ化塩素の流量を
調整することにより導入するハロゲン量を変え、１０ｍ
Ａ／ｃｍ2の定電流のストレスを１００秒間印加した後
の界面準位の発生量をＣ−Ｖ特性から求めた。その結果
を図４に示す。導入元素の量を５×１０18〜５×１０21
ｃｍ~3とすることにより、界面準位の発生量を大幅に減
らすことができる。また、図４の中にアンモニア熱窒化
により窒素のみを酸化Ｓｉ膜中に導入した場合の結果を
示す。窒素だけの場合には、フッ素、塩素と一緒に導入
した場合よりも界面準位の発生量は多くなっていること
が分かる。
調整することにより導入するハロゲン量を変え、１０ｍ
Ａ／ｃｍ2の定電流のストレスを１００秒間印加した後
の界面準位の発生量をＣ−Ｖ特性から求めた。その結果
を図４に示す。導入元素の量を５×１０18〜５×１０21
ｃｍ~3とすることにより、界面準位の発生量を大幅に減
らすことができる。また、図４の中にアンモニア熱窒化
により窒素のみを酸化Ｓｉ膜中に導入した場合の結果を
示す。窒素だけの場合には、フッ素、塩素と一緒に導入
した場合よりも界面準位の発生量は多くなっていること
が分かる。
【００２４】以上のように、窒素、ハロゲン等の元素添
加は、基板の単結晶Ｓｉの熱酸化だけでなく、多結晶Ｓ
ｉ膜に対しても同様の効果がある。単結晶Ｓｉに関する
上記元素導入による改善効果は、面方位が（１００）の
場合だけでなく、（１１１）、（１１０）の場合にも同
様に達成される。また、上記のように窒素、ハロゲン等
の元素添加は、窒素化合物あるいはハロゲン化合物を含
む雰囲気中の水分量を１ｐｐｂ以下にすることによっ
て、同様の効果が達成される。
加は、基板の単結晶Ｓｉの熱酸化だけでなく、多結晶Ｓ
ｉ膜に対しても同様の効果がある。単結晶Ｓｉに関する
上記元素導入による改善効果は、面方位が（１００）の
場合だけでなく、（１１１）、（１１０）の場合にも同
様に達成される。また、上記のように窒素、ハロゲン等
の元素添加は、窒素化合物あるいはハロゲン化合物を含
む雰囲気中の水分量を１ｐｐｂ以下にすることによっ
て、同様の効果が達成される。
【００２５】
【発明の効果】上記のように本発明の半導体装置は、絶
縁膜に、Ｓｉ、酸素及び水素以外の２種類以上の元素を
５×１０18〜５×１０21ｃｍ~3含有させることにより、
半導体膜又は半導体基板と絶縁膜との界面での不整合及
びバルク絶縁膜中の不整合を緩和することができ、熱処
理によっても安定な膜が供給できる。従って、高電界ス
トレスによる界面準位の増大を抑え、リーク電流を低減
できるため、書換え信頼性が高く電荷保持特性がすぐれ
た高性能なデバイスを形成することできる。
縁膜に、Ｓｉ、酸素及び水素以外の２種類以上の元素を
５×１０18〜５×１０21ｃｍ~3含有させることにより、
半導体膜又は半導体基板と絶縁膜との界面での不整合及
びバルク絶縁膜中の不整合を緩和することができ、熱処
理によっても安定な膜が供給できる。従って、高電界ス
トレスによる界面準位の増大を抑え、リーク電流を低減
できるため、書換え信頼性が高く電荷保持特性がすぐれ
た高性能なデバイスを形成することできる。
【図１】本発明の実施例１、２、３のメモリセルの断面
図である。
図である。
【図２】実施例１における窒素、フッ素及び塩素処理の
効果を示す図である。
効果を示す図である。
【図３】実施例１における窒素、フッ素及び塩素処理の
効果を示す図である。
効果を示す図である。
【図４】実施例４における２種類の元素を添加した効果
を示す図である。
を示す図である。
【図５】本発明の実施例４のキャパシタの断面図であ
る。
る。
１、１１ ｐ型Ｓｉ基板 ２、１２ 素子分離酸化膜 ３ 電極 ４ ゲート酸化膜 ５ 浮遊ゲート電極 ６ 層間絶縁膜 ７ 制御ゲート電極 ８ ソース領域 ９ ドレイン領域 １０ 絶縁膜 １３ ゲート酸化膜 １４ ゲート電極
Claims (11)
- 【請求項１】基板に設けられた半導体素子を有する半導
体装置において、所望の絶縁膜中に、Ｓｉ、酸素及び水
素以外の他の元素が２種類以上含有され、該他の元素の
濃度の和が５×１０18〜５×１０21ｃｍ~3の範囲にある
ことを特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、上記
２種類以上の他の元素は、窒素、フッ素及び塩素からな
る群から選ばれた少なくとも２種の元素であることを特
徴とする半導体装置。 - 【請求項３】請求項１記載の半導体装置において、上記
２種類以上の他の元素は、互いに原子価が異なる２種の
元素を少なくとも含むことを特徴とする半導体装置。 - 【請求項４】請求項１、２又は３記載の半導体装置にお
いて、上記半導体素子は、ゲート絶縁膜上に設けられた
浮遊ゲート電極と、該浮遊ゲート電極上に層間絶縁膜を
介して設けられた制御ゲート電極を有する絶縁ゲート型
電界効果トランジスタであり、上記所望の絶縁膜は、該
ゲート絶縁膜を構成することを特徴とする半導体装置。 - 【請求項５】請求項１、２又は３記載の半導体装置にお
いて、上記半導体素子は、ゲート絶縁膜上に設けられた
浮遊ゲート電極と、該浮遊ゲート電極上に層間絶縁膜を
介して設けられた制御ゲート電極を有する絶縁ゲート型
電界効果トランジスタであり、上記所望の絶縁膜は、該
層間絶縁膜を構成することを特徴とする半導体装置。 - 【請求項６】請求項１、２又は３記載の半導体装置にお
いて、上記半導体素子は、ゲート絶縁膜上に設けられた
浮遊ゲート電極と、該浮遊ゲート電極上に層間絶縁膜を
介して設けられた制御ゲート電極を有する絶縁ゲート型
電界効果トランジスタであり、上記所望の絶縁膜は、該
制御ゲート電極及び該浮遊ゲート電極の側壁絶縁膜を構
成することを特徴とする半導体装置。 - 【請求項７】シリコンを酸化し、酸化シリコンからなる
絶縁膜を形成する工程を有する半導体装置の製造方法に
おいて、上記酸化の際に、Ｓｉ、酸素及び水素以外の他
の元素を少なくとも含む化合物が存在する雰囲気に上記
シリコンをさらし、さらに、Ｓｉ、酸素及び水素以外の
元素で上記他の元素と異なる第２の他の元素を少なくと
も含む化合物が存在する雰囲気に上記シリコンをさらす
ことにより、Ｓｉ、酸素及び水素以外の他の元素が２種
類以上含有された絶縁膜を形成することを特徴とする半
導体装置の製造方法。 - 【請求項８】請求項７記載の半導体装置の製造方法にお
いて、上記絶縁膜中の他の元素及び第２の他の元素の濃
度の和が５×１０18〜５×１０21ｃｍ~3の範囲であるこ
とを特徴とする半導体装置の製造方法。 - 【請求項９】請求項７又は８記載の半導体装置の製造方
法において、上記他の元素を少なくとも含む化合物又は
上記第２の他の元素を少なくとも含む化合物のいずれか
の化合物が一酸化窒素、亜酸化窒素又はアンモニアであ
ることを特徴とする半導体装置の製造方法。 - 【請求項１０】請求項７又は８記載の半導体装置の製造
方法において、上記他の元素を少なくとも含む化合物又
は上記第２の他の元素を少なくとも含む化合物のいずれ
かの化合物が三フッ化塩素又は塩素であることを特徴と
する半導体装置の製造方法。 - 【請求項１１】請求項７から１０のいずれか一に記載の
半導体装置の製造方法において、上記他の元素及び第２
の他の元素を少なくとも含む化合物が存在する雰囲気
は、残留水分量が１ｐｐｂ以下の雰囲気であることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16605692A JP3195422B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16605692A JP3195422B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613372A true JPH0613372A (ja) | 1994-01-21 |
| JP3195422B2 JP3195422B2 (ja) | 2001-08-06 |
Family
ID=15824152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16605692A Expired - Fee Related JP3195422B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3195422B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100345432B1 (ko) * | 1998-12-11 | 2002-07-26 | 인터내셔널 비지네스 머신즈 코포레이션 | 집적 회로 구조물 |
| JP2008009423A (ja) * | 2006-05-31 | 2008-01-17 | Bridgestone Corp | 情報表示用パネル |
-
1992
- 1992-06-24 JP JP16605692A patent/JP3195422B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100345432B1 (ko) * | 1998-12-11 | 2002-07-26 | 인터내셔널 비지네스 머신즈 코포레이션 | 집적 회로 구조물 |
| JP2008009423A (ja) * | 2006-05-31 | 2008-01-17 | Bridgestone Corp | 情報表示用パネル |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3195422B2 (ja) | 2001-08-06 |
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