JPH0613463A - マクロセルのレイアウト方法及びマクロセル - Google Patents

Abstract

(57)【要約】 【目的】本発明はマクロセルの動作特性を充分に保証し
ながらレイアウト面積の増大を防止することを目的とす
る。 【構成】複数の論理回路をレイアウトしたマクロセルの
前記論理回路が一部の自由配線と固定配線とで接続さ
れ、当該マクロセル上にレイアウトされて他のマクロセ
ルに接続される信号配線が自由配線とされ、前記マクロ
セルのレイアウト後に該マクロセルの自由配線部分が互
いの干渉を避けるようにレイアウトされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はゲートアレイ等の半導
体集積回路を構成するためのマクロセルに関するもので
ある。

【０００２】近年の半導体集積回路においてはその高集
積化及び高速化が進んでいるため、このような半導体集
積回路を形成するマクロセルの動作特性の向上及び専有
面積の縮小が要請されている。

【０００３】

【従来の技術】従来、ゲートアレイやスタンダードセル
を構成するマクロセルには論理動作は保証するが、その
動作特性を充分には保証しないソフトマクロと、回路レ
イアウト及び配線レイアウトを含めた状態でシュミレー
ションを行うことにより、論理動作及びその動作特性を
保証するが、配線レイアウトが固定されてマクロセルの
レイアウトの自由度が低いハードマクロとが存在する。

【０００４】前記ハードマクロの一例を図４に従って説
明すると、同図に示すハードマクロは図３に示すゲート
回路を具体的にレイアウトしたものである。すなわち、
入力信号ＩＮはインバータ１ａに入力され、同インバー
タ回路１ａの出力信号はラッチ回路２ａに出力される。

【０００５】前記ラッチ回路２ａの出力信号はインバー
タ回路１ｂに出力され、同インバータ回路１ｂの出力信
号はラッチ回路２ｂに出力され、同ラッチ回路２ｂから
出力信号ＯＵＴが出力される。

【０００６】クロック信号ＣＫはインバータ回路１ｃに
入力され、同インバータ回路１ｃの出力信号はインバー
タ回路１ｄに入力されるとともに、前記インバータ回路
１ａ，１ｂに出力される。また、インバータ回路１ｄの
出力信号は前記インバータ回路１ａ，１ｂに出力され
る。

【０００７】このようなゲート回路ではクロック信号Ｃ
ＫがＨレベルとなるとインバータ回路１ａはオフ状態と
なるとともにインバータ回路１ｂはオン状態となり、ク
ロック信号ＣＫがＬレベルとなるとインバータ回路１ａ
はオン状態となるとともにインバータ回路１ｂはオフ状
態となる。

【０００８】従って、入力信号ＩＮがインバータ回路１
ａに入力されている状態でクロック信号ＣＫが入力され
ると、同クロック信号ＣＫがＬレベルとなった時入力信
号ＩＮがインバータ回路１ａで反転されてラッチ回路２
ａにラッチされる。

【０００９】また、同クロック信号ＣＫがＨレベルとな
った時インバータ１ａ回路はオフ状態となるとともにイ
ンバータ回路１ｂがオンされて、ラッチ回路２ａの出力
信号がインバータ回路１ｂで反転されてラッチ回路２ｂ
にラッチされ、出力信号ＯＵＴとして出力される。

【００１０】このようなゲート回路が図４に示すように
レイアウトされ、各インバータ回路１ａ〜１ｄ及びラッ
チ回路２ａ，２ｂが配線３ｃ〜３ｌ及び同４ａ〜４ｉを
介して接続されている。

【００１１】また、配線３ａ，３ｂはこのゲート回路と
は直接には接続されない信号配線である。なお、横方向
に配設される配線３ａ〜３ｌはアルミ第一層、縦方向に
配設される配線４ａ〜４ｉはアルミ第二層で形成され
る。

【００１２】

【発明が解決しようとする課題】上記のようなハードマ
クロでは各インバータ回路１ａ〜１ｄ及びラッチ回路２
ａ，２ｂを接続する各配線３ｃ〜３ｌ及び同４ａ〜４ｉ
が前記ハードマクロを構成する固定されたレイアウトデ
ータで固定配線としてレイアウトされ、信号配線３ａ，
３ｂは前記配線３ｃ〜３ｌに干渉しない位置でレイアウ
トされている。

【００１３】従って、このようなハードマクロでは信号
配線３ａ，３ｂの位置を隣接するハードマクロの信号配
線の位置に合わせてレイアウトすることができないた
め、各ハードマクロの信号配線の位置が適合するように
各ハードマクロをレイアウトすると、レイアウトに空き
スペースが生じてレイアウト面積が増大し、チップサイ
ズを大型化させるという問題点がある。

【００１４】また、前記ソフトマクロでは動作特性を充
分に保証することができないため、動作速度が低下する
等の問題点がある。この発明の目的は、動作特性を充分
に保証しながらレイアウト面積の増大を防止し得るマク
ロセルを提供することにある。

【００１５】

【課題を解決するための手段】本発明は、複数の論理回
路をレイアウトしたマクロセルの前記論理回路が一部の
自由配線と固定配線とで接続され、当該マクロセル上に
レイアウトされて他のマクロセルに接続される信号配線
が自由配線とされ、前記マクロセルのレイアウト後に該
マクロセルの自由配線部分が互いの干渉を避けるように
レイアウトされる。

【００１６】また、固定配線と自由配線とが混在された
マクロセルが構成されている。

【００１７】

【作用】前記マクロセルは一部の自由配線を除いて固定
配線で接続されるので、ハードマクロと同等の動作特性
が得られ、各マクロセル上の信号配線が自由配線で形成
されるので、同信号配線と他のマクロセルの信号配線と
の接続の自由度が向上する。

【００１８】

【実施例】以下、この発明を具体化した一実施例を図１
及び図２に従って説明する。なお、前記従来例と同一構
成部分は同一符号を付して説明する。

【００１９】図１に示すマクロセルＣは前記従来例と同
様に図２に示すゲート回路を具体的にレイアウトしたも
のである。すなわち、インバータ回路１ｃはＣＭＯＳで
構成され、Ｐ型拡散領域Ｐ１とＮ型拡散領域Ｎ１上にゲ
ートｇ１が形成され、そのゲートｇ１には外部からコン
タクトホール５ａを介してクロック信号ＣＫが入力され
る。

【００２０】前記Ｐ型拡散領域Ｐ１には高電位側電源配
線６ａからコンタクトホール５ｂを介して電源Ｖccが供
給され、前記Ｎ型拡散領域Ｎ１には低電位側電源配線６
ｂからコンタクトホール５ｃを介して電源Ｖssが供給さ
れる。

【００２１】前記Ｐ型拡散領域Ｐ１及びＮ型拡散領域Ｎ
１にはコンタクトホール５ｄ，５ｅを介して配線４ａが
接続され、その配線４ａは配線３ｃ及びコンタクトホー
ル５ｆを介してインバータ回路１ｄのゲートｇ２に接続
されている。

【００２２】従って、インバータ回路１ｃはクロック信
号ＣＫを反転させて配線４ａに出力する。前記インバー
タ回路１ｄのゲートｇ２はＰ型拡散領域Ｐ２とＮ型拡散
領域Ｎ２上に形成され、Ｐ型拡散領域Ｐ２には高電位側
電源配線６ａからコンタクトホール５ｇを介して電源Ｖ
ccが供給され、前記Ｎ型拡散領域Ｎ２には低電位側電源
配線６ｂからコンタクトホール５ｈを介して電源Ｖssが
供給される。

【００２３】前記Ｐ型拡散領域Ｐ２及びＮ型拡散領域Ｎ
２にはコンタクトホール５ｉ，５ｊを介して配線４ｂが
接続されている。従って、インバータ回路１ｄは配線４
ａに出力されるインバータ回路１ｃの出力信号を反転さ
せて配線４ｂに出力する。

【００２４】インバータ回路１ａのＰ型拡散領域Ｐ３と
Ｎ型拡散領域Ｎ３上にゲートｇ３が形成され、そのゲー
トｇ３には外部からコンタクトホール５ｌを介して入力
信号ＩＮが入力される。

【００２５】前記Ｐ型拡散領域Ｐ３には高電位側電源配
線６ａからコンタクトホール５ｍを介して電源Ｖccが供
給され、前記Ｎ型拡散領域Ｎ３には低電位側電源配線６
ｂからコンタクトホール５ｎを介して電源Ｖssが供給さ
れる。

【００２６】前記Ｐ型拡散領域Ｐ３上には前記ゲートｇ
３と並行にゲートｇ４が形成され、そのゲートｇ４は配
線３ｇを介して前記配線４ｂに接続されている。前記Ｎ
型拡散領域Ｎ３上には前記ゲートｇ３と並行にゲートｇ
５が形成され、そのゲートｇ５は前記配線３ｄを介して
前記配線４ａに接続されている。

【００２７】前記Ｐ型拡散領域Ｐ３及びＮ型拡散領域Ｎ
３にはコンタクトホール５ｐ，５ｑを介して配線４ｅが
接続されている。従って、インバータ回路１ａはクロッ
ク信号ＣＫがＬレベルとなったとき配線４ｂに出力され
るインバータ回路１ｄの出力信号を反転させて配線４ｅ
に出力する。

【００２８】前記配線４ｅはコンタクトホール５ｒを介
してラッチ回路２ａに接続されている。そのラッチ回路
２ａはゲートｇ６，ｇ７により二つのインバータ回路が
形成され、その出力信号を出力するコンタクトホール５
ｓ，５ｔは未配線となっている。

【００２９】インバータ回路１ｂはゲートｇ８〜ｇ１０
により前記インバータ回路１ａと同様に構成され、ゲー
トｇ９にはインバータ回路１ｃの出力信号が配線４ａ，
３ｄ，４ｄ，４ｅ，３ｈを介して入力され、ゲートｇ１
０にはインバータ回路１ｄの出力信号が配線４ｂ，３
ｅ，４ｃ，３ｆ，４ｈ，３ｌを介して入力されている。

【００３０】従って、このインバータ回路１ｂはインバ
ータ回路１ｃの出力信号がＬレベルとなり、インバータ
回路１ｄの出力信号が出力信号がＨレベルとなったとき
オンされ、インバータ回路１ｃの出力信号がＨレベルと
なり、インバータ回路１ｄの出力信号が出力信号がＬレ
ベルとなったときオフされる。

【００３１】また、ゲートｇ８に接続されるコンタクト
ホール５ｕは未配線となっている。前記インバータ回路
１ｂの出力信号はコンタクトホール５ｖ，５ｗ及び配線
４ｇを介してラッチ回路２ｂに出力される。このラッチ
回路２ｂは前記ラッチ回路２ａと同様にゲートｇ１１，
ｇ１２から二つのインバータ回路が形成され、その出力
信号を出力するコンタクトホール５ｘ，５ｙは未配線と
なっている。

【００３２】上記のように構成されたマクロセルＣをレ
イアウトする場合には、図２に示すように前記ラッチ回
路２ａのコンタクトホール５ｓ，５ｔを第一層のアルミ
配線３ｍ，３ｎと第二層アルミ配線４ｊとで接続し、前
記ラッチ回路２ｂのコンタクトホール５ｘ，５ｙを第一
層のアルミ配線３ｐ，３ｑと第二層アルミ配線４ｋとで
接続する。

【００３３】すると、このマクロセルＣには直接接続さ
れない信号配線３ａ，３ｒをアルミ第一層で同図に示す
位置にレイアウト可能となり、信号配線３ａは前記従来
例と同一であるが、信号配線３ｒはラッチ回路２ａ上に
おいて前記配線４ｊと交差する位置にレイアウト可能と
なる。

【００３４】以上のように、この実施例ではラッチ回路
２ａのコンタクトホール５ｓ，５ｔ間の配線を固定せず
に、すなわち前記マクロセルＣを構成する固定されたレ
イアウトデータ中にはコンタクトホール５ｓ，５ｔ間の
配線データが含まれない状態で同マクロセルＣをレイア
ウトし、信号配線３ｒを隣接するマクロセルの信号配線
の位置に合わせてレイアウトすることができる。

【００３５】従って、レイアウトに空きスペースを生じ
させることなく隣接するマクロセルの信号配線の位置が
適合するように各マクロセルをレイアウトすることがで
きるとともに、一部の配線に限りマクロセルの固定され
たレイアウトデータ以外の配線データに基づく自由配線
としているため、ハードマクロとほぼ同等の動作特性を
得ることができる。

【００３６】

【発明の効果】以上詳述したように、この発明はマクロ
セルの動作特性を充分に保証しながらレイアウト面積の
増大を防止することができる優れた効果を発揮する。

【図面の簡単な説明】

【図１】本発明の一実施例のマクロセルの自由配線を除
いたレイアウト図である。

【図２】一実施例のマクロセルのレイアウト図である。

【図３】一実施例及び従来例のマクロセルの論理回路図
である。

【図４】従来例のハードマクロセルを示すレイアウト図
である。

【符号の説明】

１ インバータ回路（論理回路） ２ ラッチ回路２（論理回路） Ｃ マクロセル

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数の論理回路をレイアウトしたマクロ
   セルの前記論理回路を一部の自由配線と固定配線とで接
   続し、 当該マクロセル上にレイアウトされて他のマクロセルに
   接続される信号配線を自由配線とし、 前記マクロセルのレイアウト後に該マクロセルの自由配
   線部分を互いの干渉を避けるようにレイアウトすること
   を特徴とするマクロセルのレイアウト方法。
2. 【請求項２】 固定配線と自由配線とを混在させたこと
   を特徴とするマクロセル。