JPH11274308A - 半導体集積回路及びそのレイアウト方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路のクロック信号のスキューを
低減する。 【解決手段】 クロック信号配線６の両側に平行してス
キャンテスト用の信号配線５、６を配置する。スキャン
信号用テスト配線５、６は、半導体集積回路１の通常動
作時には接地電位にクランプする。他の信号配線からの
ノイズがクロック信号配線６に侵入してクロックスキュ
ーを発生するのを防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路及
びそのレイアウト方法に関し、更に詳しくは、スキャン
テスト用信号配線及びクロック信号配線の配置及びその
レイアウト方法に関する。

【０００２】

【従来の技術】半導体集積回路では、クロックスキュー
低減のために、ツリー状のクロック信号配線構造（クロ
ックツリーシンセシス（以下、ＣＴＳと略す）が採用さ
れる。ＣＴＳでは、各階層間でクロック信号配線の配線
容量が同じ値になるように、クロックドライバ及びクロ
ック信号配線の配置が行われる。ＣＴＳ構造のクロック
配線は、例えば、特開平５−１３６１２５号公報に記載
されている。

【０００３】ＣＴＳ構造のクロック配線を有する半導体
集積回路のレイアウトにあたっては、例えば、図９に示
すような処理が行われる。論理接続データ１１に基づい
て、まず、チップ上で論理ブロックの配置が行われ（ス
テップ１２）、引き続き、ツリー状のクロック信号配線
が配置され（ステップ１３）、その後、各論理ブロック
間の信号配線が配置され（ステップ１４）、これによ
り、レイアウト結果１６が得られる。

【０００４】図１０は、上記レイアウト処理により得ら
れるＬＳＩの一部分の配置を例示している。チップ上に
は、フリップフロップ３ａ、３ｂ、クロックドライバ４
ｂが夫々配置され、論理ブロック間を接続する配線とし
て、クロック信号配線６、及び、スキャンテスト用信号
配線５、７を含む論理ブロック間信号配線５、７、１０
ａ、１０ｂが配置されている。ここで、ＣＴＳ構造を得
るために、クロックドライバ４ｂと各フリップフロップ
３ａ、３ｂとの間の配線距離が同じ値になるように、ク
ロックドライバ４ｂからの距離が近いフリップフロップ
３ａに接続されるクロック信号配線６には、迂回路が形
成される様子が示されている。

【０００５】

【発明が解決しようとする課題】上記配置では、各クロ
ック信号配線６の長さが同じ値に設定されて、フリップ
フロップ３ａ、３ｂ間のクロックスキューを低減してい
る。しかし、クロック信号配線の配置後にレイアウトさ
れる論理ブロック間信号配線１０ａ、１０ｂと、各クロ
ック信号配線６との間には部分的な隣接箇所１９が多数
生じ、その間に生じる寄生容量を介して論理ブロック間
信号配線１０ａ，１０ｂからの信号ノイズがクロック信
号配線６に伝達し、各フリップフロップ３ａ、３ｂに伝
達されるクロック信号にスキューが生じるという問題が
ある。このようなクロックスキューは、高速作動する半
導体集積回路において誤動作の原因になるので、出来る
だけこれを低減する必要がある。

【０００６】特開平６−７７４０３号公報は、上記寄生
容量によって伝達するノイズを低減する手法を提案して
いる。図１１は、上記公報に記載されたＬＳＩ２０にお
ける配線２１〜２５の配置を示している。符号２５は、
クロック信号配線を示し、クロック信号配線２５は、一
対の高電位電源配線２３ａ、２３の間に挟まれており、
双方によってシールドされる。これによって、他の信号
配線２１、２２からのノイズ伝達を防止している。

【０００７】上記提案された技術では、クロック信号配
線２５に隣接して電源配線２３ａを配置する必要があ
り、更に、このための配線格子も必要となることから、
ＬＳＩチップ面積の増加や全体の配線長の増加によるＬ
ＳＩの動作速度の低下を招くという問題がある。

【０００８】本発明は、上記に鑑み、チップ面積の増加
を招くことなく、クロック信号配線におけるスキューを
低減した半導体集積回路及びそのレイアウト方法を提供
することを目的とする。

【０００９】

【課題を解決するための手段】本発明は、上記目的を達
成するために、クロック信号配線及びスキャンテスト用
信号配線とを備えた半導体集積回路において、クロック
信号配線の片側又は両側に、該クロック信号配線と隣接
して延長するスキャンテスト用信号配線を備えたことを
特徴とする。

【００１０】本発明の半導体集積回路によると、クロッ
ク信号配線が片側又は両側のスキャンテスト用信号配線
によって他の信号配線から離隔され、且つ、スキャンテ
スト用信号配線は、半導体集積回路の動作中は信号配線
として使用されなく適切な電位に維持できるため、他の
信号配線から伝達されるノイズからクロック信号配線を
シールドする。このため、クロック信号で作動するフリ
ップフロップ間におけるクロックスキューが低減する。

【００１１】ここで、前記スキャンテスト用信号配線
は、フリップフロップに接続されるスキャンテスト用ク
ロック信号配線及びスキャンテスト用制御信号配線とし
てもよく、或いは、複数のフリップフロップの入出力を
順次に接続してシフトレジスタとするデータ信号配線で
あってもよい。いずれの場合も本発明の上記作用が得ら
れる。

【００１２】通常の半導体集積回路の動作時には、前記
スキャンテスト用信号配線は所定の電位、例えば、接地
電位に維持されることが好ましい。この場合、クロック
信号配線のシールド効果が特に大きい。

【００１３】フリップフロップに直接に接続されないク
ロック信号配線の近傍には、隣接するスキャンテスト用
信号配線が配設されないとすることもできる。この場
合、スキャンテスト制御回路の配置に起因してスキャン
テスト用信号配線が長くなることを防止できる。また、
この場合には、前記フリップフロップに接続されないク
ロック信号配線の近傍は、隣接して延長する信号配線が
配設されない信号配線禁止領域とすることが好ましい。

【００１４】クロック信号配線がクロックツリーシンセ
サス構造を形成する場合には、本発明の効果が特に大き
い。

【００１５】ここで、本発明の半導体集積回路のレイア
ウト方法は、上記本発明の半導体集積回路のレイアウト
を行う方法であって、論理ブロックを配置する工程と、
クロック信号配線を配置する工程と、スキャンテスト用
信号配線を配置する工程と、クロック信号配線及びスキ
ャンテスト用信号配線以外の信号配線を配置する工程と
をこの順に備えることを特徴とする。

【００１６】本発明のレイアウト方法によると、前記本
発明の半導体集積回路回路のレイアウトが容易に行われ
る。

【００１７】

【発明の実施の形態】以下、図面を参照し、本発明の実
施形態例に基づいて本発明を更に詳細に説明する。図１
は、本発明の第１の実施形態例の半導体集積回路１を示
す平面図である。同図において、ＬＳＩチップ１上に
は、スキャンコントロール（スキャンテスト用制御）回
路２、フリップフロップ３ａ、３ｂ、及び、クロックド
ライバ４ａ、４ｂが夫々所定の位置に配設されており、
スキャンテスト用（スキャン用）信号配線５、７がスキ
ャンコントロール回路２と各フリップフロップ３ａ、３
ｂとの間に配設され、各フリップフロップは、スキャン
用信号配線に並列に接続される。また、クロック信号配
線６は、クロック信号外部端子８からクロックドライバ
４ａ、４ｂを経由して各フリップフロップ３ａ、３ｂに
配線されている。本実施形態例では、各フリップフロッ
プ３ａ、３ｂは、ツリー状（ＣＴＳ構造）のクロック配
線で接続されている。スキャン用信号配線５、７は、こ
れらクロック信号配線６の両側に隣接してこれと並んで
延長しており、各フリップフロップ３ａ、３ｂまでクロ
ック配線６を挟んで配置される。

【００１８】図２は、図１のフリップフロップ３ａ付近
を拡大して示す一部拡大平面図である。フリップフロッ
プ３ａ、３ｂは夫々、スキャン用信号入力端子９ａ、９
ｃ、及び、クロック信号入力端子９ｂを有し、データ入
力端子が信号配線１０ａ、１０ｃに接続されている。ク
ロック信号配線６の両側には、スキャン用信号配線５、
７が隣接して配設されており、クロック信号配線６は、
スキャン用信号配線５、７以外の信号配線１０ａ、１０
ｂから交差部分を除いて離隔されている。

【００１９】図３は、図１のＬＳＩのレイアウト処理を
行う、本発明の実施形態例のレイアウト方法における処
理のフローを示したものである。本実施形態例のレイア
ウト処理は、論理接続データ１１に基づいて行われ、論
理ブロック配置Ｓ１２、ＣＴＳ方式によるクロック信号
配線レイアウトＳ１３、スキャン信号配線レイアウトＳ
１４、及び、論理ブロック間信号配線レイアウトＳ１５
ａの処理を順次に行い、レイアウト結果１６を得る。

【００２０】詳しくは、本実施形態例のレイアウト処理
は、論理接続データ１１を入力として、図１及び図２に
示すように、論理ブロック配置工程Ｓ１２で論理ブロッ
ク２、３ａ、３ｂ、４ａの配置を行い、クロック信号配
線６によって、クロック信号外部端子８又はクロックド
ライバ４ａ、４ｂからフリップフロップ３ａ、３ｂまで
をクロック信号配線工程Ｓ１３で配線する。次いで、ス
キャン信号配線レイアウト工程Ｓ１４でスキャン用信号
配線５、７の配線を行う。ここでは、例えば、スキャン
テスト専用のクロック信号配線と、スキャンテスト用の
制御信号配線とから成る一対のスキャン用信号配線で、
クロック信号配線６を挟むようにスキャン信号配線５、
７を配置する。最後に、論理ブロック間信号配線レイア
ウト工程Ｓ１５ａで他の信号配線１０ａ、１０ｂをレイ
アウトすることで、レイアウト結果１６が得られる。

【００２１】図４は、図１のＬＳＩで採用されるＣＴＳ
構造のクロック系を示すブロック図である。ＣＴＳ構造
のクロック系では、クロック信号外部端子８から末端の
フリップフロップ３まで、複数のクロックドライバ４を
設けてツリー状に接続している。すなわち、クロック信
号を各クロックドライバの位置で２分配し、クロック配
線の分岐数を、階層の上位から下位に向かうに従って、
２倍、４倍、８倍…となるように増加させる。この場
合、各階層毎のクロックドライバ４の負荷容量（配線容
量と次段ゲートの入力容量の和）が同じ値になるように
設計する。

【００２２】スキャン信号隣接配線工程Ｓ１４におい
て、ＣＴＳ構造のクロック信号配線６の両側に隣接して
スキャン用信号配線５、７を配設する。これにより、そ
の後にレイアウト処理が行われる他の信号配線１０ａ、
１０ｂは、クロック信号配線６に隣接することはなく、
従って、フリップフロップ３ａ、３ｂに接続されるクロ
ック信号配線６までの寄生容量を容易に設計値に保つこ
とが出来る。更に、スキャン用信号配線５、７は、ＬＳ
Ｉのテスト時にのみ活性化されるものであるから、ＬＳ
Ｉが実動作をする際には電圧レベルを所定電位、例えば
接地電位にクランプすることで、シールド効果を高める
ことができる。

【００２３】図５は、本発明の第２の実施形態例のＬＳ
Ｉの配置を示す平面図である。本実施形態例は、ドライ
ブバッファ４ｂからフリップフロップ３ａ、３ｂなどに
接続されるクロック信号配線６やスキャン用信号配線
５、７については先の実施形態例と同様な方法でレイア
ウトを行っている。しかし、本実施形態例では、クロッ
クドライバ４ａからクロックドライバ４ｂまでのクロッ
ク信号配線６については、隣接配線禁止区域１７ａ、１
７ｂを設けている。つまり、実際にフリップフロップが
接続されないクロック配線の部分には、スキャン配線を
隣接させない構成を採用する。本実施形態例は、スキャ
ンコントロール回路２の設置位置がクロックドライバ４
ａから特に離れている場合などに採用され、スキャン用
信号配線５、７の配線長がむやみに長くなるのを防ぐ。

【００２４】図６は、本発明の第３の実施形態例のＬＳ
Ｉの配置を示している。本実施形態例では、クロック信
号配線６を挟むスキャン用信号配線として、スキャンテ
スト時にシフト動作のデータを伝達するスキャンデータ
信号配線１８ａ、１８ｂを採用する。本実施形態例で
は、スキャンコントロール回路２から全てのフリップフ
ロップ３ａ、３ｂをシリアルに配線して、フリップフロ
ップをシフトレジスタとして構成するものである。スキ
ャンデータ信号配線１８ａ，１８ｂは、スキャンコント
ロール回路２から第１のフリップフロップ３２の入力端
子、その出力端子から第２のフリップフロップ３ｂの入
力端子、その出力端子から第３の入力端子へと順次にク
ロック信号配線６を挟んで配置し、最後のフリップフロ
ップからスキャンコントロール回路に戻る構成を採用す
る。本実施形態例は、配線設計が容易という利点があ
る。

【００２５】図７は、本発明の第４の実施形態例のＬＳ
Ｉの配置を示す。本実施形態例では、フリップフロップ
３ａ，３ｂが接続されないクロック配線に隣接する領域
を、スキャン信号配線及び他の信号配線の配置を禁止す
る配線禁止領域１７ａ、１７ｂとした点で、第３の実施
形態例と異なる。その他の点は、第３の実施形態例と同
様である。本実施形態例は、第２の実施形態例と同様な
場合に採用される。

【００２６】図８は、本発明の第５の実施形態例のＬＳ
Ｉの配置を示す。本実施形態例では、クロック信号配線
６の片側にのみスキャン用信号配線５を隣接させた例で
ある。本実施形態例は、小規模なＬＳＩチップやクロッ
ク信号配線６の長さが比較的短いなどの場合に採用さ
れ、クロック信号配線６に対するシールド効果を維持し
ながらも、レイアウト設計の自由度を高め且つ設計の処
理時間を短縮できる。

【００２７】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体集積回路及びそのレ
イアウト方法は、上記実施形態例の構成にのみ限定され
るものではなく、上記実施形態例の構成から種々の修正
及び変更を施したものも、本発明の範囲に含まれる。

【００２８】

【発明の効果】本発明の半導体集積回路及び本発明方法
でレイアウトされる半導体集積回路によると、クロック
信号配線が、半導体集積回路の動作時に信号伝達を行う
他の信号配線から離隔されるので、他の信号配線からの
ノイズに起因してクロック信号に生ずるフリップフロッ
プ間のクロックスキューを低減できる。

【００２９】スキャンテスト用信号配線は、半導体集積
回路のテストに必要な配線であり、スキャンテスト用信
号配線をクロック信号に隣接して配線することでこの領
域を利用し、クロック信号の近傍を配線禁止領域とする
ことによって生ずるチップ面積の増加を抑えることが出
来る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態例の半導体集積回路の
配置を示す平面図。

【図２】図１の一部拡大平面図。

【図３】図１の半導体集積回路のレイアウト方法を示す
フローチャート。

【図４】ツリー状のクロック信号配線のブロック図。

【図５】本発明の第２の実施形態例の半導体集積回路の
配置を示す平面図。

【図６】本発明の第３の実施形態例の半導体集積回路の
配置を示す平面図。

【図７】本発明の第４の実施形態例の半導体集積回路の
配置を示す平面図。

【図８】本発明の第５の実施形態例の半導体集積回路の
配置を示す平面図。

【図９】従来の半導体集積回路のレイアウト方法を示す
フローチャート。

【図１０】従来の半導体集積回路のレイアウト結果を示
す平面図。

【図１１】別の従来の半導体集積回路の平面図。

【符号の説明】

１ 集積回路チップ ２ スキャンテスト回路 ３ａ、３ｂ フリップフロップ ４ａ、４ｂ クロックドライバ ５、７ スキャンテスト用信号配線 ６ クロック信号配線 ８ クロック信号外部端子 ９ａ、９ｂ、９ｃ フリップフロップの入力端子 １０ａ、１０ｂ 信号配線

Claims (8)

【特許請求の範囲】
1. 【請求項１】 クロック信号配線及びスキャンテスト用
   信号配線を備えた半導体集積回路において、 クロック信号配線の片側又は両側に、該クロック信号配
   線と隣接して延長するスキャンテスト用信号配線を備え
   たことを特徴とする半導体集積回路。
2. 【請求項２】 前記スキャンテスト用信号配線は、フリ
   ップフロップに接続されるスキャンテスト用クロック信
   号配線及びスキャンテスト用制御信号配線である、請求
   項１に記載の半導体集積回路。
3. 【請求項３】 前記スキャンテスト用信号配線は、複数
   のフリップフロップの入出力を順次に接続してシフトレ
   ジスタとするデータ信号配線である、請求項１に記載の
   半導体集積回路。
4. 【請求項４】 前記スキャンテスト用信号配線が所定の
   電位に維持される、請求項１乃至３の何れか一に記載の
   半導体集積回路。
5. 【請求項５】 フリップフロップに直接に接続されない
   クロック信号配線の近傍には、隣接するスキャンテスト
   用信号配線が配設されない、請求項１乃至４の何れか一
   に記載の半導体集積回路。
6. 【請求項６】 前記フリップフロップに接続されないク
   ロック信号配線の近傍は、隣接して延長する信号配線が
   配設されない信号配線禁止領域とした、請求項５に記載
   の半導体集積回路。
7. 【請求項７】 前記クロック信号配線がクロックツリー
   シンセサスを構成する、請求項１乃至６の何れか一に記
   載の半導体集積回路。
8. 【請求項８】請求項１乃至７のいずれか一に記載の半導
   体集積回路をレイアウトする方法であって、論理ブロッ
   クを配置する工程と、クロック信号配線を配置する工程
   と、スキャンテスト用信号配線を配置する工程と、クロ
   ック信号配線及びスキャンテスト用信号配線以外の信号
   配線を配置する工程とを順次に備えることを特徴とする
   半導体集積回路のレイアウト方法。