JPH0613470A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0613470A
JPH0613470A JP4166179A JP16617992A JPH0613470A JP H0613470 A JPH0613470 A JP H0613470A JP 4166179 A JP4166179 A JP 4166179A JP 16617992 A JP16617992 A JP 16617992A JP H0613470 A JPH0613470 A JP H0613470A
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Abstract

(57)【要約】 【目的】 本発明は、多層配線構造を有する半導体装置
において、配線層間を接続するための溝を形成する際に
パターニングずれが発生したとしても、下層の絶縁層が
エッチングされてリセス部が形成されるのを有効に防止
することを目的とする。 【構成】 本発明は上記目的を達成するため、第１の層
間絶縁膜２上に第１のエッチング防止膜３を形成し、そ
の第１のエッチング防止膜上に第２の層間絶縁膜５を形
成するように構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、多層配線構造を有する半導体
装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、多層配線構造を有する半導体装置
が知られている。これらは、たとえば、“Proceedings
of 11th International IEEE VLSI Multilevel Interco
nnectConference p.146”などに開示されている。図１
８は、その開示された従来の多層配線構造を有する半導
体装置を示した断面図である。図１８を参照して、従来
の多層配線構造を有する半導体装置は、シリコン半導体
基板１０１と、シリコン半導体基板１０１上に形成さ
れ、溝ａを有する第１の層間絶縁膜１０２と、溝ａ内に
形成された第１の配線層１０３と、第１の層間絶縁膜１
０２および第１の配線層１０３上に形成され、所定の位
置に溝ｂおよびｃを有する第２の層間絶縁膜１０４と、
溝ｂおよびｃ内に第１の配線層１０３と電気的に接続す
るように形成された第２の配線層１０５とを備えてい
る。
【０００３】図１９〜図２６は、図１８に示した従来の
多層配線構造を有する半導体装置の製造プロセス（第１
工程〜第８工程）を説明するための断面構造図である。
図１８および図１９〜図２６を参照して、次に従来の多
層配線構造を有する半導体装置の製造プロセスについて
説明する。
【０００４】まず、図１９に示すように、シリコン半導
体基板１０１上に第１の層間絶縁膜１０２を形成する。
なお、シリコン半導体基板１０１の代わりに、トランジ
スタなどの回路を構成する素子またはその素子を覆う絶
縁層を形成し、それらの上に第１の層間絶縁膜１０２を
形成するようにしてもよい。
【０００５】次に、図２０に示すように、写真製版技術
およびエッチング技術を用いて、第１の層間絶縁膜１０
２に第１の配線層１０３（図１８参照）用の溝ａを形成
する。
【０００６】次に、図２１に示すように、全面に第１の
配線層１０３を形成した後、第１の層間絶縁膜１０２の
表面が露出するまで第１の配線層１０３をエッチングす
る。これにより、図２２に示すような形状を有する第１
の配線層１０３が形成される。
【０００７】次に、図２３に示すように、全面に第２の
層間絶縁膜１０４を形成する。
【０００８】次に、図２４に示すように、写真製版技術
とエッチング技術とを用いてビアホールコンタクト用の
溝ｂを形成する。
【０００９】次に、図２５に示すように、第２の配線層
１０５（図１８参照）用の溝ｃを写真製版技術とエッチ
ング技術を用いて形成する。
【００１０】次に、図２６に示すように、全面に第２の
配線層１０５を形成した後、第２の層間絶縁膜１０４の
上表面が露出するまでエッチングする。これにより、図
１８に示した形状を有する第２の配線層１０５が形成さ
れる。
【００１１】
【発明が解決しようとする課題】上記した従来の多層配
線構造を有する半導体装置には、以下のような問題点が
あった。すなわち、図２４および図２５に示した製造プ
ロセスにおいて、ビアホールコンタクト用の溝ｂおよび
第２の配線層１０５用の溝ｃを形成する際、パターンの
位置合わせずれが発生すると、第１の層間絶縁膜１０２
の上面がエッチングによって削られるという不都合があ
った。図２７は、この従来の多層配線構造を有する半導
体装置の問題点を説明するための断面構造図である。図
２７を参照して、上記したようにビアホールコンタクト
用の溝ｂおよび第２配線層１０５用の溝ｃを形成する際
にパターンずれが生じると第１の層間絶縁膜１０２にリ
セス部（凹部）ｄが形成されてしまうという問題点があ
った。すなわち、溝ｂおよびｃの形成時のエッチングは
通常第１の配線層１０３によって止まるが、パターンず
れが生じると溝ｂおよびｃの形成時のエッチングが第１
の層間絶縁膜１０２にも及ぶ。このため、リセス部ｄが
形成されることになる。このようにリセス部ｄが形成さ
れさらに第１の層間絶縁膜１０２の下層にまで達する
と、たとえば下層にトランジスタなどの回路構成素子が
形成されている場合には第２の配線層１０５と下層の回
路構成素子との間で短絡が生じたり、下層の回路構成素
子に損傷を与えるという問題点があった。
【００１２】この発明は、上記のような課題を解決する
ためになされたもので、請求項１および２に記載の発明
の目的は、ビアホールコンタクト用の溝および第２の配
線層用の溝を形成する際にパターンずれが生じたとして
も第１の絶縁層にリセス部が形成されるのを有効に防止
することが可能な半導体装置およびその製造方法を提供
することである。
【００１３】
【課題を解決するための手段】請求項１における半導体
装置は、多層配線構造を有する半導体装置であって、半
導体基板上に形成された第１の開口を有する第１の絶縁
層と、第１の絶縁層上に形成されたエッチング防止膜
と、第１の開口内に形成された第１の配線層と、エッチ
ング防止膜と第１の配線層との上に形成された第２の開
口を有する第２の絶縁層と、第２の開口内に第１の配線
層に電気的に接続するように形成された第２の配線層と
を備えている。
【００１４】請求項２における半導体装置の製造方法
は、多層配線構造を有する半導体装置の製造方法であっ
て、半導体基板上に第１の開口を有する第１の絶縁層を
形成する工程と、第１の絶縁層上にエッチング防止膜を
形成する工程と、第１の開口内に第１の配線層を形成す
る工程と、エッチング防止膜と第１の配線層との上に第
２の絶縁層を形成する工程と、第２の絶縁層の所定領域
をエッチングすることによって第２の開口を形成する工
程と、第２の開口内に第１の配線層と電気的に接続する
ように第２の配線層を形成する工程とを備えている。
【００１５】
【作用】請求項１に係る半導体装置では、第１の絶縁層
上にエッチング防止膜が形成されているので、第２の絶
縁層に第２の開口を形成する際にパターンずれが生じた
としても第２の開口を形成するためのエッチングによっ
て第１の絶縁層がエッチングされるのが有効に防止され
る。これにより、従来のように第１の絶縁層にリセス部
が形成されるのが防止される。
【００１６】請求項２に係る半導体装置の製造方法で
は、第１の絶縁層上にエッチング防止膜が形成され、そ
のエッチング防止膜上に第２の絶縁層が形成され、第２
の絶縁層の所定領域をエッチングすることによって第２
の開口が形成されるので、第２の開口を形成する際にパ
ターンずれが生じたとしても第２の開口を形成するため
のエッチングによって第１の絶縁層がエッチングされる
のが有効に防止される。これにより、第１の絶縁層にリ
セス部が形成されるのが防止される。
【００１７】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
【００１８】図１は本発明の第１実施例による多層配線
構造を有する半導体装置を示した断面図である。図１を
参照して、この第１実施例の半導体装置は、シリコン半
導体基板１と、シリコン半導体基板１上に形成された溝
ａを有する第１の層間絶縁膜２と、溝ａ内に形成された
第１の配線層４と、第１の層間絶縁膜２上に形成された
第１のエッチング防止膜３と、第１のエッチング防止膜
３および第１の配線層４上に形成された溝ｂおよびｃを
有する第２の層間絶縁膜５と、溝ｂおよびｃ内に第１の
配線層４に電気的に接続するように形成された第２の配
線層７と、第２の層間絶縁膜５上に形成された第２のエ
ッチング防止膜６とを備えている。
【００１９】このように、この第１実施例では、第１の
層間絶縁膜２上に第１のエッチング防止膜３を形成する
ことによって、溝ｂおよびｃの形成時にパターンずれが
生じた場合にも、溝ｂおよびｃの形成のためのエッチン
グによって第１の層間絶縁膜２の上面がエッチングされ
ることがない。これにより、従来のように第１の層間絶
縁膜２にリセス部が形成されるのが有効に防止される。
この結果、第１の層間絶縁膜２の下層としてシリコン半
導体基板１の代わりにトランジスタなどの回路構成素子
を形成した場合にその回路構成素子と第２の配線層７と
の間で短絡が発生したり、回路構成素子に損傷を与えた
りするという問題点を解消することができる。
【００２０】図２〜図９は、図１に示した第１実施例の
半導体装置の製造プロセスを説明するための断面構造図
である。図１および図２〜図９を参照して、次に第１実
施例の半導体装置の製造プロセスについて説明する。
【００２１】まず、図２に示すように、シリコン半導体
基板１上に第１の層間絶縁膜２を形成する。第１の層間
絶縁膜２上にエッチング防止膜３を形成する。なお、シ
リコン半導体基板１の代わりにトランジスタなどの回路
構成素子およびそれを覆う絶縁層を第１の層間絶縁膜２
の下層として形成してもよい。ここで、エッチング防止
膜３の材料としては、Poly phenylsilsesquioxane を回
転塗布し焼成して成膜したもの（以下ＰＰＳＱ膜とい
う）を用いている。図１０は、Poly phenylsilsesquiox
ane の化学式を示した模式図である。ＰＰＳＱ膜のドラ
イエッチングでのエッチングレートは、第１の層間絶縁
膜２および第２の層間絶縁膜５の主材料であるシリコン
酸化膜の約１／３〜１／４である。したがって、十分に
エッチング防止膜としての効果がある。
【００２２】次に、図３に示すように、第１の層間絶縁
膜２および第１のエッチング防止膜３に写真製版技術と
エッチング技術とを用いて第１の配線層４用の溝ａを形
成する。
【００２３】次に、図４に示すように、全面に第１の配
線層４を形成した後第１のエッチング防止膜３の上表面
が露出するまで第１の配線層４をエッチングする。これ
により、図５に示すような形状を有する第１の配線層４
が形成される。このエッチングは、化学的機械研磨法を
使用する。化学的機械研磨法は、化学的にエッチングす
る効果を有する研磨剤をウェハ表面に流しながら研磨パ
ッドをウェハに押付けて機械的にエッチングする方法で
ある。なお、第１の配線層４の形成時のエッチングは通
常の反応ガス（ＣＦ4 、Ｏ2 など）によりドライエッチ
ングを用いて行なってもよい。
【００２４】次に、図６に示すように、全面に第２の層
間絶縁膜５および第２の層間絶縁膜５上に第２のエッチ
ング防止膜６を形成する。
【００２５】次に、図７に示すように、写真製版技術と
エッチング技術を用いて、所望のパターンを有するビア
ホールコンタクト用の溝ｂを形成した後、図８に示すよ
うに第２の配線層７用の溝ｃを形成する。この溝ｂおよ
びｃを形成する際のエッチングは、反応ガスによるドラ
イエッチングを使用する。そして、溝ｂおよびｃの形成
時にパターンずれが生じたとしても溝ｂおよびｃの形成
のためのドライエッチングによって第１の層間絶縁膜２
がエッチングされることはない。つまり、第１のエッチ
ング防止膜３によって第１の層間絶縁膜２がドライエッ
チングされるのが有効に防止される。これにより、従来
のように第１の層間絶縁膜２にリセス部が形成されるこ
とがない。
【００２６】次に、図９に示すように、全面に第２の配
線層７を形成した後第２の反射防止膜６の上面が露出す
るまで第２の配線層７をエッチングする。これにより、
図１に示したような形状を有する第２の配線層７が形成
される。
【００２７】図１１は、本発明の第２実施例による多層
配線構造を有する半導体装置を示した断面図である。図
１１を参照して、この第２実施例の半導体装置は、ビア
ホールコンタクト用の溝ｂを形成するための層間絶縁膜
２５と第２の配線層９用の溝ｃを形成するための第３の
層間絶縁膜３５とを別々に形成する。すなわち、第１の
エッチング防止膜３および第１の配線層４上には、ビア
ホールコンタクト用の溝ｂを有する第２の層間絶縁膜２
５が形成されている。そして、第２の層間絶縁膜２５上
には第２のエッチング防止膜６が形成されている。溝ｂ
内には配線層８が形成されている。配線層８および第２
のエッチング防止膜６上には第２の配線層９用の溝ｃを
有する第３の層間絶縁膜３５が形成されている。溝ｃ内
には第２の配線層９が配線層８と電気的に接続するよう
に形成されている。第３の層間絶縁膜３５上には第３の
エッチング防止膜１０が形成されている。
【００２８】図１２ないし図１７は、図１１に示した第
２実施例の半導体装置の製造プロセスを説明するための
断面構造図である。図１１および図１２〜図１７を参照
して、次に第２実施例の半導体装置の製造プロセスにつ
いて説明する。
【００２９】まず、図１２に示すように、図２〜図５に
示した第１実施例の製造プロセスと同様のプロセスを用
いて第１の配線層４を形成した後、第２の層間絶縁膜２
５を形成する。第２の層間絶縁膜２５上に第２のエッチ
ング防止膜６を形成する。
【００３０】次に、図１３に示すように、写真製版技術
とエッチング技術とを用いて、ビアホールコンタクト用
の溝ｂを形成する。
【００３１】次に、図１４に示すように、溝ｂ内に第１
の配線層８をＣＶＤ法を用いて選択的に形成する。な
お、この配線層８は、全面に配線層８を形成した後第１
のエッチング防止膜３の上面が露出するまでエッチング
することによって形成してもよい。なお、この溝ｂの形
成時にパターンずれが生じた場合にも、第１のエッチン
グ防止膜３によって第１の層間絶縁膜２に従来のような
リセス部が形成されるのが有効に防止される。
【００３２】次に、図１５に示すように、第２のエッチ
ング防止膜６および配線層８上に第３の層間絶縁膜３５
を形成する。第３の層間絶縁膜３５上に第３のエッチン
グ防止膜１０を形成する。
【００３３】次に、図１６に示すように、写真製版技術
とエッチング技術とを用いて、溝ｃを形成する。次に、
図１７に示すように、全面を覆うように第２の配線層９
を形成する。最後に、第３のエッチング防止膜１０の上
面が露出するまで第２の配線層９をエッチングする。こ
れにより、図１１に示したような形状を有する第２の配
線層９が形成される。なお、図１６に示した工程におい
て、溝ｃを形成する際にパターンずれが生じたとして
も、第２のエッチング防止膜６によって、第２の層間絶
縁膜２５がエッチングされることがなく、第２の層間絶
縁膜２５にリセス部が形成されるのが有効に防止され
る。
【００３４】このように、第１実施例および第２実施例
では、層間絶縁膜上にエッチングレートが層間絶縁膜の
主材料より遅いエッチング防止膜を形成することによっ
て、ビアホールコンタクト用の溝や上層配線を埋込むた
めの溝を形成する際にパターンずれが生じたとしても、
それらの溝の形成のためのエッチングによって下層の層
間絶縁膜にリセス部が形成されるのを有効に防止するこ
とができる。
【００３５】
【発明の効果】請求項１に係る発明によれば、第１の絶
縁層上にエッチング防止膜を形成することによって、エ
ッチング防止膜上に形成される第２の絶縁層に第２の開
口を形成する際にパターンずれが生じたとしても、第２
の開口形成時のエッチングによって第１の絶縁層がエッ
チングされるのが防止される。これにより、第１の絶縁
層に凹部が形成されるのが有効に防止される。この結
果、たとえば第１の絶縁層の下層としてトランジスタな
どの回路構成素子を形成した場合に、そのような回路素
子を損傷させることがないとともに第２の配線層と回路
構成素子とが短絡することも防止することができる。
【００３６】請求項２に係る発明によれば、第１の絶縁
層上にエッチング防止膜を形成し、エッチング防止膜上
に第２の絶縁層を形成し、第２の絶縁層の所定領域をエ
ッチングすることによって第２の開口を形成することに
より、第２の開口の形成時にパターンずれが生じたとし
ても第２の開口の形成のためのエッチングによって第１
の絶縁層がエッチングされるのが防止される。これによ
り、第１の絶縁層にリセス部が形成されるのを有効に防
止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例による多層配線構造を有す
る半導体装置を示した断面図である。
【図２】図１に示した第１実施例の半導体装置の製造プ
ロセスの第１工程を説明するための断面構造図である。
【図３】図１に示した第１実施例の半導体装置の製造プ
ロセスの第２工程を説明するための断面構造図である。
【図４】図１に示した第１実施例の半導体装置の製造プ
ロセスの第３工程を説明するための断面構造図である。
【図５】図１に示した第１実施例の半導体装置の製造プ
ロセスの第４工程を説明するための断面構造図である。
【図６】図１に示した第１実施例の半導体装置の製造プ
ロセスの第５工程を説明するための断面構造図である。
【図７】図１に示した第１実施例の半導体装置の製造プ
ロセスの第６工程を説明するための断面構造図である。
【図８】図１に示した第１実施例の半導体装置の製造プ
ロセスの第７工程を説明するための断面構造図である。
【図９】図１に示した第１実施例の半導体装置の製造プ
ロセスの第８工程を説明するための断面構造図である。
【図１０】Poly phenylsilsesquioxane の化学式を示し
た模式図である。
【図１１】本発明の第２実施例による多層配線構造を有
する半導体装置を示した断面図である。
【図１２】図１１に示した第２実施例の半導体装置の製
造プロセスの第１工程を説明するための断面構造図であ
る。
【図１３】図１１に示した第２実施例の半導体装置の製
造プロセスの第２工程を説明するための断面構造図であ
る。
【図１４】図１１に示した第２実施例の半導体装置の製
造プロセスの第３工程を説明するための断面構造図であ
る。
【図１５】図１１に示した第２実施例の半導体装置の製
造プロセスの第４工程を説明するための断面構造図であ
る。
【図１６】図１１に示した第２実施例の半導体装置の製
造プロセスの第５工程を説明するための断面構造図であ
る。
【図１７】図１１に示した第２実施例の半導体装置の製
造プロセスの第６工程を説明するための断面構造図であ
る。
【図１８】従来の多層配線構造を有する半導体装置を示
した断面図である。
【図１９】図１８に示した従来の半導体装置の製造プロ
セスの第１工程を説明するための断面構造図である。
【図２０】図１８に示した従来の半導体装置の製造プロ
セスの第２工程を説明するための断面構造図である。
【図２１】図１８に示した従来の半導体装置の製造プロ
セスの第３工程を説明するための断面構造図である。
【図２２】図１８に示した従来の半導体装置の製造プロ
セスの第４工程を説明するための断面構造図である。
【図２３】図１８に示した従来の半導体装置の製造プロ
セスの第５工程を説明するための断面構造図である。
【図２４】図１８に示した従来の半導体装置の製造プロ
セスの第６工程を説明するための断面構造図である。
【図２５】図１８に示した従来の半導体装置の製造プロ
セスの第７工程を説明するための断面構造図である。
【図２６】図１８に示した従来の半導体装置の製造プロ
セスの第８工程を説明するための断面構造図である。
【図２７】従来の多層配線構造を有する半導体装置の問
題点を説明するための断面構造図である。
【符号の説明】
１：シリコン半導体基板 ２：第１の層間絶縁膜 ３：第１のエッチング防止膜 ４：第１の配線層 ５：第２の層間絶縁膜 ６：第２のエッチング防止膜 ７：第２の配線層 ａ：第１の配線層用の溝 ｂ：ビアホールコンタクト用の溝 ｃ：第２の配線層用の溝 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 多層配線構造を有する半導体装置であっ
    て、 半導体基板上に形成された第１の開口を有する第１の絶
    縁層と、 前記第１の絶縁層上に形成されたエッチング防止膜と、 前記第１の開口内に形成された第１の配線層と、 前記エッチング防止膜と、前記第１の配線層との上に形
    成された第２の開口を有する第２の絶縁層と、 前記第２の開口内に前記第１の配線層に電気的に接続す
    るように形成された第２の配線層とを備えた、半導体装
    置。
  2. 【請求項２】 多層配線構造を有する半導体装置の製造
    方法であって、 半導体基板上に第１の開口を有する第１の絶縁層を形成
    する工程と、 前記第１の絶縁層上にエッチング防止膜を形成する工程
    と、 前記第１の開口内に第１の配線層を形成する工程と、 前記エッチング防止膜上と前記第１の配線層との上に第
    ２の絶縁層を形成する工程と、 前記第２の絶縁層の所定領域をエッチングすることによ
    って第２の開口を形成する工程と、 前記第２の開口内に前記第１の配線層と電気的に接続す
    るように第２の配線層を形成する工程とを備えた、半導
    体装置の製造方法。
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