JPH0613473A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0613473A JPH0613473A JP16786892A JP16786892A JPH0613473A JP H0613473 A JPH0613473 A JP H0613473A JP 16786892 A JP16786892 A JP 16786892A JP 16786892 A JP16786892 A JP 16786892A JP H0613473 A JPH0613473 A JP H0613473A
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Landscapes
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【構成】第１の配線層上と第２の配線層上に形成された
ホールの面積が異なり、前記ホール面積の大きさが前記
配線層の膜厚で異なることを特徴とする半導体装置。ま
た、前記ホールを形成するドライエッチング方法におい
て、前記エッチングガスに一般式がＣXＦYで表わされる
ガスと一般式がＣXＨYＦZで表わされるガスを用いるこ
とを特徴とする製造方法。 【効果】膜厚の薄い第２の配線層へのホール面積を第１
の配線層へのホール面積より小さくすることで、エッチ
ング量を減らすことができるため、第２の配線層を抜け
てしまうホール形成を防止することができる。また、従
来シリコン酸化膜をエッチングしているエッチングガス
や装置でホール形成を行うことができる。
ホールの面積が異なり、前記ホール面積の大きさが前記
配線層の膜厚で異なることを特徴とする半導体装置。ま
た、前記ホールを形成するドライエッチング方法におい
て、前記エッチングガスに一般式がＣXＦYで表わされる
ガスと一般式がＣXＨYＦZで表わされるガスを用いるこ
とを特徴とする製造方法。 【効果】膜厚の薄い第２の配線層へのホール面積を第１
の配線層へのホール面積より小さくすることで、エッチ
ング量を減らすことができるため、第２の配線層を抜け
てしまうホール形成を防止することができる。また、従
来シリコン酸化膜をエッチングしているエッチングガス
や装置でホール形成を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、配線上にホールを有す
る配線層及びそのエッチング方法に関するものである。
る配線層及びそのエッチング方法に関するものである。
【０００２】
【従来の技術】従来の半導体装置とその製造方法は、図
７、図２のようであった。図７において、７０１は第１
の配線層、７０２は第１の絶縁膜、７０３は第２の配線
層、７０４は第２の絶縁膜、７０５はレジストである。
図２は、反応室にガスを導入し、平行に置かれた電極の
間に高周波を印加してガスをプラズマ化し、エッチング
を行うＲＩＥ型ドライエッチング装置であり、２０１は
印加電極、２０２は接地電極、２０３はウエハ、２０４
はＲＦ電源である。
７、図２のようであった。図７において、７０１は第１
の配線層、７０２は第１の絶縁膜、７０３は第２の配線
層、７０４は第２の絶縁膜、７０５はレジストである。
図２は、反応室にガスを導入し、平行に置かれた電極の
間に高周波を印加してガスをプラズマ化し、エッチング
を行うＲＩＥ型ドライエッチング装置であり、２０１は
印加電極、２０２は接地電極、２０３はウエハ、２０４
はＲＦ電源である。
【０００３】図７において、Ｓｉ基板の上方に前記第１
の配線層７０１を例えばポリＳｉ配線層で形成する。そ
の上に第１の絶縁膜７０２（例えばモノシランと酸素を
用いた化学気相成長法による二酸化珪素膜）を介在し
て、前記第２の配線層７０３を例えばポリＳｉ配線層で
形成する。その上に第２の絶縁膜７０４（例えばモノシ
ランと酸素とホスフィンを用いた化学気相成長法による
リン・シリケート・ガラス）を形成する。その上に前記
レジスト７０５を例えばホール径が０．８μｍの大きさ
で前記第１の配線層７０１上と前記第２の配線層７０３
上にパターニングする。パターニングした前記レジスト
７０５をマスクとして異方性エッチングによりホールを
形成する。
の配線層７０１を例えばポリＳｉ配線層で形成する。そ
の上に第１の絶縁膜７０２（例えばモノシランと酸素を
用いた化学気相成長法による二酸化珪素膜）を介在し
て、前記第２の配線層７０３を例えばポリＳｉ配線層で
形成する。その上に第２の絶縁膜７０４（例えばモノシ
ランと酸素とホスフィンを用いた化学気相成長法による
リン・シリケート・ガラス）を形成する。その上に前記
レジスト７０５を例えばホール径が０．８μｍの大きさ
で前記第１の配線層７０１上と前記第２の配線層７０３
上にパターニングする。パターニングした前記レジスト
７０５をマスクとして異方性エッチングによりホールを
形成する。
【０００４】図２において、前記ホールの形成を装置内
の圧力を例えば９０ｍＴｏｒｒ、印加ＲＦパワーの大き
さを例えば９００Ｗ、エッチングプロセスガスを例え
ば、Ｃ2Ｆ6 １０ｓｃｃｍとＣＨＦ3 ９０ｓｃｃｍ、
チャンバー温度を例えば１５℃の条件でエッチングを行
うと、ホール面積が例えば０．６４μｍ2のとき、エッ
チング速度が８５３０．４Å／ｍｉｎ、均一性が１０．
７％、対ポリＳｉとの選択比が１４．５７であった。
の圧力を例えば９０ｍＴｏｒｒ、印加ＲＦパワーの大き
さを例えば９００Ｗ、エッチングプロセスガスを例え
ば、Ｃ2Ｆ6 １０ｓｃｃｍとＣＨＦ3 ９０ｓｃｃｍ、
チャンバー温度を例えば１５℃の条件でエッチングを行
うと、ホール面積が例えば０．６４μｍ2のとき、エッ
チング速度が８５３０．４Å／ｍｉｎ、均一性が１０．
７％、対ポリＳｉとの選択比が１４．５７であった。
【０００５】
【発明が解決しようとする課題】しかしながら、上記第
１のポリＳｉ配線層７０１と比べて第２のポリＳｉ配線
層７０３に第１の絶縁膜７０２の厚さ分のエッチング量
が多く加わり、オーバーエッチング量の差ができる。例
えば、前記第１の絶縁膜７０２の膜厚を０．２μｍ、前
記第２の絶縁膜７０４の膜厚を１．２μｍのとき、前記
第１のポリＳｉ配線層７０１上に形成するホールのオー
バーエッチング量を３０％とすると、前記第２のポリＳ
ｉ配線層７０３上に形成するホールのオーバーエッチン
グ量は４４％となり、前記第１のポリＳｉ配線層７０１
のオーバーエッチング量より大きくなる。このため、前
記第２のポリＳｉ配線層７０３が薄膜（例えば４００）
で、対絶縁膜との選択比が小さい（例えば１４．５７）
場合は、前記第１のポリＳｉ配線層７０１上に形成する
ホールのオーバーエッチング量を３０％とすると、前記
第２のポリＳｉ配線層７０３を抜けてしまうおそれがあ
る。
１のポリＳｉ配線層７０１と比べて第２のポリＳｉ配線
層７０３に第１の絶縁膜７０２の厚さ分のエッチング量
が多く加わり、オーバーエッチング量の差ができる。例
えば、前記第１の絶縁膜７０２の膜厚を０．２μｍ、前
記第２の絶縁膜７０４の膜厚を１．２μｍのとき、前記
第１のポリＳｉ配線層７０１上に形成するホールのオー
バーエッチング量を３０％とすると、前記第２のポリＳ
ｉ配線層７０３上に形成するホールのオーバーエッチン
グ量は４４％となり、前記第１のポリＳｉ配線層７０１
のオーバーエッチング量より大きくなる。このため、前
記第２のポリＳｉ配線層７０３が薄膜（例えば４００）
で、対絶縁膜との選択比が小さい（例えば１４．５７）
場合は、前記第１のポリＳｉ配線層７０１上に形成する
ホールのオーバーエッチング量を３０％とすると、前記
第２のポリＳｉ配線層７０３を抜けてしまうおそれがあ
る。
【０００６】この前記第２のポリＳｉ配線層７０２を抜
けてしまうホール形成を防止するためには、前記第１の
ポリサイド配線層７０１上のホール形成と前記第２のポ
リＳｉ配線層７０２上のホール形成を別々に行えばよ
い。しかし、その場合、レジストをパターニングして、
異方性エッチングを行いレジストを剥離するホール形成
の工程を２度行うことになり煩雑である。
けてしまうホール形成を防止するためには、前記第１の
ポリサイド配線層７０１上のホール形成と前記第２のポ
リＳｉ配線層７０２上のホール形成を別々に行えばよ
い。しかし、その場合、レジストをパターニングして、
異方性エッチングを行いレジストを剥離するホール形成
の工程を２度行うことになり煩雑である。
【０００７】そこで、本発明は従来のこのような問題点
を解決するもので、その目的とするところは、配線層上
のホール面積を配線層の膜厚で異なる大きさにすること
で、エッチング速度を制御し、オーバーエッチングによ
るエッチング量を小さくすることにある。
を解決するもので、その目的とするところは、配線層上
のホール面積を配線層の膜厚で異なる大きさにすること
で、エッチング速度を制御し、オーバーエッチングによ
るエッチング量を小さくすることにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に形成された第１の配線層、前記第１の配
線層上に形成された第１の絶縁膜、前記第１の絶縁膜の
上に形成された第２の配線層、前記第２の配線層上に形
成された第２の絶縁膜、前記第１の配線層上と前記第２
の配線層上に形成されたホール、前記第１の配線層上と
前記第２の配線層上に形成されたホールの面積が異な
り、前記ホール面積の大きさが前記配線層の膜厚で異な
ることを特徴とする。また、本発明の半導体装置の製造
方法は、反応室にガスを導入し、ガスをプラズマ化し、
シリコン酸化膜のエッチングを行うドライエッチング方
法において、前記エッチングガスに一般式がＣXＦYで表
わされるガスと一般式がＣXＨYＦZで表わされるガスを
用いることを特徴とする。
半導体基板上に形成された第１の配線層、前記第１の配
線層上に形成された第１の絶縁膜、前記第１の絶縁膜の
上に形成された第２の配線層、前記第２の配線層上に形
成された第２の絶縁膜、前記第１の配線層上と前記第２
の配線層上に形成されたホール、前記第１の配線層上と
前記第２の配線層上に形成されたホールの面積が異な
り、前記ホール面積の大きさが前記配線層の膜厚で異な
ることを特徴とする。また、本発明の半導体装置の製造
方法は、反応室にガスを導入し、ガスをプラズマ化し、
シリコン酸化膜のエッチングを行うドライエッチング方
法において、前記エッチングガスに一般式がＣXＦYで表
わされるガスと一般式がＣXＨYＦZで表わされるガスを
用いることを特徴とする。
【０００９】
【作用】上記のように構成されたホールについてホール
面積を１．０μｍ2以下に小さくすることでエッチング
速度を遅くすることができる。図６においてホール面積
とエッチング速度の関係のグラフを示す。図６において
縦軸はエッチングレート、横軸はホール面積である。図
６において、ホール面積が２．２５μｍ2（ホール径
１．５μｍ）、１．０μｍ2（ホール径０．５μｍ）、
０．２５μｍ2（ホール径０．５μｍ）と小さくなる
と、エッチング速度は９０３５．４Å／ｍｉｎ、８９９
１．０Å／ｍｉｎ、７６２２．３Å／ｍｉｎとなり、ホ
ール面積が１．０μｍ2以下に小さくなると急激にエッ
チング速度が遅くなる。このため、膜厚が薄い前記第２
の配線層へのホール面積を第１の配線層へのホール面積
より小さくすることで、エッチング速度を遅くしてオー
バーエッチングに対するエッチング量を減らすことがで
きる。
面積を１．０μｍ2以下に小さくすることでエッチング
速度を遅くすることができる。図６においてホール面積
とエッチング速度の関係のグラフを示す。図６において
縦軸はエッチングレート、横軸はホール面積である。図
６において、ホール面積が２．２５μｍ2（ホール径
１．５μｍ）、１．０μｍ2（ホール径０．５μｍ）、
０．２５μｍ2（ホール径０．５μｍ）と小さくなる
と、エッチング速度は９０３５．４Å／ｍｉｎ、８９９
１．０Å／ｍｉｎ、７６２２．３Å／ｍｉｎとなり、ホ
ール面積が１．０μｍ2以下に小さくなると急激にエッ
チング速度が遅くなる。このため、膜厚が薄い前記第２
の配線層へのホール面積を第１の配線層へのホール面積
より小さくすることで、エッチング速度を遅くしてオー
バーエッチングに対するエッチング量を減らすことがで
きる。
【００１０】また、従来シリコン酸化膜をエッチングし
ているエッチングガスや装置でホール形成を行うことが
できる。
ているエッチングガスや装置でホール形成を行うことが
できる。
【００１１】
【実施例】以下に本発明の実施例を図面に基づいて説明
する。図１は、本発明の半導体装置の実施例を示す要部
の断面図であり、１０１は第１の配線層、１０２は第１
の絶縁膜、１０３は第２の配線層、１０４は第２の絶縁
膜、１０５はレジストである。図２は、本発明の半導体
装置の実施例を示す要部の断面図であり、反応室にガス
を導入し、平行に置かれた電極間に高周波を印加してガ
スをプラズマ化し、エッチングを行うＲＩＥ型ドライエ
ッチング装置である。２０１は印加電極、２０２は接地
電極、２０３はウエハ、２０４はＲＦ電源である。
する。図１は、本発明の半導体装置の実施例を示す要部
の断面図であり、１０１は第１の配線層、１０２は第１
の絶縁膜、１０３は第２の配線層、１０４は第２の絶縁
膜、１０５はレジストである。図２は、本発明の半導体
装置の実施例を示す要部の断面図であり、反応室にガス
を導入し、平行に置かれた電極間に高周波を印加してガ
スをプラズマ化し、エッチングを行うＲＩＥ型ドライエ
ッチング装置である。２０１は印加電極、２０２は接地
電極、２０３はウエハ、２０４はＲＦ電源である。
【００１２】図１において、Ｓｉ基板の上方に前記第１
の配線層１０１を例えばポリＳｉ配線層、その膜厚を例
えば０．１μｍで形成する。その上に第１の絶縁膜１０
２（例えばモノシランと酸素を用いた化学気相成長法に
よる二酸化珪素膜）、その膜厚を例えば０．２μｍを介
在して、前記第２の配線層１０３を例えばポリＳｉ配線
層、その膜厚を例えば０．０４μｍで形成する。その上
に前記第２の絶縁膜１０４（例えばモノシランと酸素と
ホスフィンを用いた化学気相成長法によるリン・シリケ
ート・ガラス）、その膜厚を例えば１．２μｍで形成す
る。その上に前記レジスト１０５を例えば前記第１の配
線層１０１上にホール面積１．０μｍ2（ホール径１．
０μｍ）のホールと前記第２の配線層１０３上にホール
面積０．２５μｍ2（ホール径０．５μｍ）のホールを
パターニングする。パターニングした前記レジスト１０
５をマスクとして異方性エッチングによりホールを形成
する。
の配線層１０１を例えばポリＳｉ配線層、その膜厚を例
えば０．１μｍで形成する。その上に第１の絶縁膜１０
２（例えばモノシランと酸素を用いた化学気相成長法に
よる二酸化珪素膜）、その膜厚を例えば０．２μｍを介
在して、前記第２の配線層１０３を例えばポリＳｉ配線
層、その膜厚を例えば０．０４μｍで形成する。その上
に前記第２の絶縁膜１０４（例えばモノシランと酸素と
ホスフィンを用いた化学気相成長法によるリン・シリケ
ート・ガラス）、その膜厚を例えば１．２μｍで形成す
る。その上に前記レジスト１０５を例えば前記第１の配
線層１０１上にホール面積１．０μｍ2（ホール径１．
０μｍ）のホールと前記第２の配線層１０３上にホール
面積０．２５μｍ2（ホール径０．５μｍ）のホールを
パターニングする。パターニングした前記レジスト１０
５をマスクとして異方性エッチングによりホールを形成
する。
【００１３】図２において、前記ホールの形成を装置内
の圧力を９０ｍＴｏｒｒ、印加ＲＦパワーの大きさを９
００Ｗ、エッチングプロセスガスをＣ2Ｆ6 １０ｓｃｃ
ｍとＣＨＦ3 ９０ｓｃｃｍ、チャンバー温度を１５℃
の条件でエッチングを行うと、エッチング速度が８９９
１．０Å／ｍｉｎ（ホール面積が１．０μｍ2）と７６
２２．３Å／ｍｉｎ（ホール面積が０．２５μｍ2）、
均一性が１０．７％、対ポリＳｉとの選択比が１４．５
７であった。
の圧力を９０ｍＴｏｒｒ、印加ＲＦパワーの大きさを９
００Ｗ、エッチングプロセスガスをＣ2Ｆ6 １０ｓｃｃ
ｍとＣＨＦ3 ９０ｓｃｃｍ、チャンバー温度を１５℃
の条件でエッチングを行うと、エッチング速度が８９９
１．０Å／ｍｉｎ（ホール面積が１．０μｍ2）と７６
２２．３Å／ｍｉｎ（ホール面積が０．２５μｍ2）、
均一性が１０．７％、対ポリＳｉとの選択比が１４．５
７であった。
【００１４】ここで、上記ホール面積を１．０μｍ2と
０．２５μｍ2にしたことから、エッチング速度が８９
９１．０Å／ｍｉｎと７６２２．３Å／ｍｉｎの差がで
き、前記第１のポリＳｉ配線層１０１上に形成するホー
ルのオーバーエッチング量を例えば３０％とすると、前
記第２のポリＳｉ配線層１０３上に形成するホールのオ
ーバーエッチング量は２５％となり、ホール面積が０．
６４μｍ2で同じ時のオーバーエッチング量の４４％と
比べると差が小さくなった。また、前記第２のポリＳｉ
配線層１０３のエッチング量が２４０Åとなり、ホール
面積が０．６４μｍ2で同じ時のエッチング量の４２３
Åと比べると小さくなった。このため、膜厚が薄い前記
第２の配線層へのホール面積を第１の配線層へのホール
面積より小さくすることで、エッチング速度を遅くして
オーバーエッチングに対するエッチング量を減らすこと
ができるため、第２の配線層を抜けてしまうホール形成
を防止することができる。また、従来シリコン酸化膜を
エッチングしているエッチングガスや装置でホール形成
を行うことができる。
０．２５μｍ2にしたことから、エッチング速度が８９
９１．０Å／ｍｉｎと７６２２．３Å／ｍｉｎの差がで
き、前記第１のポリＳｉ配線層１０１上に形成するホー
ルのオーバーエッチング量を例えば３０％とすると、前
記第２のポリＳｉ配線層１０３上に形成するホールのオ
ーバーエッチング量は２５％となり、ホール面積が０．
６４μｍ2で同じ時のオーバーエッチング量の４４％と
比べると差が小さくなった。また、前記第２のポリＳｉ
配線層１０３のエッチング量が２４０Åとなり、ホール
面積が０．６４μｍ2で同じ時のエッチング量の４２３
Åと比べると小さくなった。このため、膜厚が薄い前記
第２の配線層へのホール面積を第１の配線層へのホール
面積より小さくすることで、エッチング速度を遅くして
オーバーエッチングに対するエッチング量を減らすこと
ができるため、第２の配線層を抜けてしまうホール形成
を防止することができる。また、従来シリコン酸化膜を
エッチングしているエッチングガスや装置でホール形成
を行うことができる。
【００１５】以上を実施例１の説明とする。
【００１６】図３は、本発明の半導体装置の実施例を示
す要部の断面図であり、３０１はＬＯＣＯＳ（選択酸
化、Locoal Oxidation of Silicon、以下ＬＯＣＯＳと
略す）、３０２は酸化膜、３０３は第１の配線層、３０
４はソース・ドレイン領域、３０５は第１の絶縁膜、３
０６は第２の配線層、３０７は第２の絶縁膜、３０８は
レジストである。図４は、本発明の半導体装置の実施例
を示す要部の断面図であり、反応室にガスを導入し、マ
イクロ波によりガスをプラズマ化し、必要に応じて高周
波を印加し、エッチングを行うＥＣＲ型ドライエッチン
グ装置である。４０１は印加電極、４０２は接地電極、
４０３はウエハ、４０４はＲＦ電源、４０５はマイクロ
波電源、４０６はマグネットコイルである。
す要部の断面図であり、３０１はＬＯＣＯＳ（選択酸
化、Locoal Oxidation of Silicon、以下ＬＯＣＯＳと
略す）、３０２は酸化膜、３０３は第１の配線層、３０
４はソース・ドレイン領域、３０５は第１の絶縁膜、３
０６は第２の配線層、３０７は第２の絶縁膜、３０８は
レジストである。図４は、本発明の半導体装置の実施例
を示す要部の断面図であり、反応室にガスを導入し、マ
イクロ波によりガスをプラズマ化し、必要に応じて高周
波を印加し、エッチングを行うＥＣＲ型ドライエッチン
グ装置である。４０１は印加電極、４０２は接地電極、
４０３はウエハ、４０４はＲＦ電源、４０５はマイクロ
波電源、４０６はマグネットコイルである。
【００１７】図３において、Ｓｉ基板にＬＯＣＯＳ３０
１を形成した後に全面に酸化膜３０２を形成する。その
上にゲート電極として、第１の配線層３０３を例えばポ
リＳｉ配線層、その膜厚を例えば０．２μｍで形成す
る。その構造で、第１の配線層３０３をマスクとして、
イオンを打ち込みソース・ドレイン領域３０４を形成
し、第１の配線層以外の酸化膜３０２をフッ酸エッチン
グで取り除く。その上に第１の絶縁膜３０５（例えばモ
ノシランと酸素を用いた化学気相成長法による二酸化珪
素膜）、その膜厚を０．４μｍを介在して、前記第２の
配線層３０６をポリＳｉ配線層、その膜厚を０．０５μ
ｍで形成する。その上に第２の絶縁膜３０７（例えばモ
ノシランと酸素とホスフィンを用いた化学気相成長法に
よるリン・シリケート・ガラス）、その膜厚を０．８μ
ｍで形成する。その上に前記レジスト３０８を前記第１
の配線層３０３上にホール面積１．０μｍ2（ホール径
１．０μｍ）のホールと前記第２の配線層３０６上にホ
ール面積０．２５μｍ2（ホール径０．５μｍ）のホー
ルをパターニングする。パターニングした前記レジスト
３０８をマスクとして異方性エッチングによりホールを
形成する。
１を形成した後に全面に酸化膜３０２を形成する。その
上にゲート電極として、第１の配線層３０３を例えばポ
リＳｉ配線層、その膜厚を例えば０．２μｍで形成す
る。その構造で、第１の配線層３０３をマスクとして、
イオンを打ち込みソース・ドレイン領域３０４を形成
し、第１の配線層以外の酸化膜３０２をフッ酸エッチン
グで取り除く。その上に第１の絶縁膜３０５（例えばモ
ノシランと酸素を用いた化学気相成長法による二酸化珪
素膜）、その膜厚を０．４μｍを介在して、前記第２の
配線層３０６をポリＳｉ配線層、その膜厚を０．０５μ
ｍで形成する。その上に第２の絶縁膜３０７（例えばモ
ノシランと酸素とホスフィンを用いた化学気相成長法に
よるリン・シリケート・ガラス）、その膜厚を０．８μ
ｍで形成する。その上に前記レジスト３０８を前記第１
の配線層３０３上にホール面積１．０μｍ2（ホール径
１．０μｍ）のホールと前記第２の配線層３０６上にホ
ール面積０．２５μｍ2（ホール径０．５μｍ）のホー
ルをパターニングする。パターニングした前記レジスト
３０８をマスクとして異方性エッチングによりホールを
形成する。
【００１８】図４において、前記ホールの形成を装置内
の圧力を２．０ｍＴｏｒｒ、印加ＲＦパワーの大きさを
３００Ｗ、マイクロ波パワーを２００ｍＡ、エッチング
プロセスガスをＣ3Ｆ8 １０ｓｃｃｍとＣＨ2Ｆ2 １５
ｓｃｃｍ、チャンバー温度を２０℃の条件でエッチング
を行うと、エッチング速度が５４４０．０Å／ｍｉｎ
（ホール面積が１．０μｍ2）と４６１１．５Å／ｍｉ
ｎ（ホール面積が０．２５μｍ2）、均一性が１０．４
％、対ポリＳｉとの選択比が１６．１８であった。 こ
こで、上記ホール面積を１．０μｍ2と０．２５μｍ2に
したことから、エッチング速度が５４４０．０Å／ｍｉ
ｎと４６１１．５Å／ｍｉｎの差ができ、前記第１のポ
リＳｉ配線層３０１上に形成するホールのオーバーエッ
チング量を例えば３０％とすると、前記第２のポリＳｉ
配線層３０６上に形成するホールのオーバーエッチング
量は２４％となり、ホール面積が０．６４μｍ2で同じ
時のオーバーエッチング量の４４％と比べると差が小さ
くなった。また、前記第２のポリＳｉ配線層３０６のエ
ッチング量が２０８Åとなり、ホール面積が０．６４μ
ｍ2で同じ時のエッチング量の４２３Åと比べると小さ
くなった。このため、膜厚が薄い前記第２の配線層への
ホール面積を第１の配線層へのホール面積より小さくす
ることで、エッチング速度を遅くしてオーバーエッチン
グに対するエッチング量を減らすことができるため、第
２の配線層を抜けてしまうホール形成を防止することが
できる。また、従来シリコン酸化膜をエッチングしてい
るエッチングガスや装置でホール形成を行うことができ
る。
の圧力を２．０ｍＴｏｒｒ、印加ＲＦパワーの大きさを
３００Ｗ、マイクロ波パワーを２００ｍＡ、エッチング
プロセスガスをＣ3Ｆ8 １０ｓｃｃｍとＣＨ2Ｆ2 １５
ｓｃｃｍ、チャンバー温度を２０℃の条件でエッチング
を行うと、エッチング速度が５４４０．０Å／ｍｉｎ
（ホール面積が１．０μｍ2）と４６１１．５Å／ｍｉ
ｎ（ホール面積が０．２５μｍ2）、均一性が１０．４
％、対ポリＳｉとの選択比が１６．１８であった。 こ
こで、上記ホール面積を１．０μｍ2と０．２５μｍ2に
したことから、エッチング速度が５４４０．０Å／ｍｉ
ｎと４６１１．５Å／ｍｉｎの差ができ、前記第１のポ
リＳｉ配線層３０１上に形成するホールのオーバーエッ
チング量を例えば３０％とすると、前記第２のポリＳｉ
配線層３０６上に形成するホールのオーバーエッチング
量は２４％となり、ホール面積が０．６４μｍ2で同じ
時のオーバーエッチング量の４４％と比べると差が小さ
くなった。また、前記第２のポリＳｉ配線層３０６のエ
ッチング量が２０８Åとなり、ホール面積が０．６４μ
ｍ2で同じ時のエッチング量の４２３Åと比べると小さ
くなった。このため、膜厚が薄い前記第２の配線層への
ホール面積を第１の配線層へのホール面積より小さくす
ることで、エッチング速度を遅くしてオーバーエッチン
グに対するエッチング量を減らすことができるため、第
２の配線層を抜けてしまうホール形成を防止することが
できる。また、従来シリコン酸化膜をエッチングしてい
るエッチングガスや装置でホール形成を行うことができ
る。
【００１９】以上を実施例２の説明とする。
【００２０】図５は、本発明の半導体装置の実施例を示
す要部の断面図であり、５０１はＬＯＣＯＳ（選択酸
化、Locoal Oxidation of Silicon、以下ＬＯＣＯＳと
略す）、５０２は酸化膜、５０３はゲート電極、５０４
はソース・ドレイン領域として第１の配線層、５０５は
第１の絶縁膜、５０６は第２の配線層、５０７は第２の
絶縁膜、５０８はレジストである。
す要部の断面図であり、５０１はＬＯＣＯＳ（選択酸
化、Locoal Oxidation of Silicon、以下ＬＯＣＯＳと
略す）、５０２は酸化膜、５０３はゲート電極、５０４
はソース・ドレイン領域として第１の配線層、５０５は
第１の絶縁膜、５０６は第２の配線層、５０７は第２の
絶縁膜、５０８はレジストである。
【００２１】図５において、Ｓｉ基板にＬＯＣＯＳ５０
１を形成した後に全面に酸化膜５０２を形成する。その
上にゲート電極５０３を例えばポリＳｉで形成する。そ
の構造で、ゲート電極５０３をマスクとして、イオンを
打ち込みソース・ドレイン領域としての第１の配線層５
０４を形成し、ゲート電極以外の酸化膜５０２をフッ酸
エッチングで取り除く。その上に第１の絶縁膜５０５
（例えばモノシランと酸素を用いた化学気相成長法によ
る二酸化珪素膜）、その膜厚を例えば０．４μｍを介在
して、前記第２の配線層５０６をポリＳｉ配線層、その
膜厚を例えば０．０５μｍで形成する。その上に第２の
絶縁膜５０７（例えばモノシランと酸素とホスフィンを
用いた化学気相成長法によるリン・シリケート・ガラ
ス）、その膜厚を例えば０．８μｍを形成する。その上
に前記レジスト５０８を前記ソース・ドレイン領域とし
ての第１の配線層５０４上にホール面積例えば１．０μ
ｍ2（ホール径１．０μｍ）のホールと前記第２の配線
層５０６上にホール面積例えば０．２５μｍ2（ホール
径０．５μｍ）のホールをパターニングする。パターニ
ングした前記レジスト５０８をマスクとして異方性エッ
チングによりホールを形成する。
１を形成した後に全面に酸化膜５０２を形成する。その
上にゲート電極５０３を例えばポリＳｉで形成する。そ
の構造で、ゲート電極５０３をマスクとして、イオンを
打ち込みソース・ドレイン領域としての第１の配線層５
０４を形成し、ゲート電極以外の酸化膜５０２をフッ酸
エッチングで取り除く。その上に第１の絶縁膜５０５
（例えばモノシランと酸素を用いた化学気相成長法によ
る二酸化珪素膜）、その膜厚を例えば０．４μｍを介在
して、前記第２の配線層５０６をポリＳｉ配線層、その
膜厚を例えば０．０５μｍで形成する。その上に第２の
絶縁膜５０７（例えばモノシランと酸素とホスフィンを
用いた化学気相成長法によるリン・シリケート・ガラ
ス）、その膜厚を例えば０．８μｍを形成する。その上
に前記レジスト５０８を前記ソース・ドレイン領域とし
ての第１の配線層５０４上にホール面積例えば１．０μ
ｍ2（ホール径１．０μｍ）のホールと前記第２の配線
層５０６上にホール面積例えば０．２５μｍ2（ホール
径０．５μｍ）のホールをパターニングする。パターニ
ングした前記レジスト５０８をマスクとして異方性エッ
チングによりホールを形成する。
【００２２】上記と同様に図２において、前記ホールの
形成を装置内の圧力を１５００ｍＴｏｒｒ、印加ＲＦパ
ワーの大きさを８２５Ｗ、エッチングプロセスガスをＣ
Ｆ4３０ｓｃｃｍとＣＨＦ3 ７０ｓｃｃｍ、チャンバー
温度を−７℃の条件でエッチングを行うと、エッチング
速度が８５４０．７Å／ｍｉｎ（ホール面積が１．０μ
ｍ2）と７２３９．９Å／ｍｉｎ（ホール面積が０．２
５μｍ2）、均一性が５．３％、対ポリＳｉとの選択比
が１３．６４であった。
形成を装置内の圧力を１５００ｍＴｏｒｒ、印加ＲＦパ
ワーの大きさを８２５Ｗ、エッチングプロセスガスをＣ
Ｆ4３０ｓｃｃｍとＣＨＦ3 ７０ｓｃｃｍ、チャンバー
温度を−７℃の条件でエッチングを行うと、エッチング
速度が８５４０．７Å／ｍｉｎ（ホール面積が１．０μ
ｍ2）と７２３９．９Å／ｍｉｎ（ホール面積が０．２
５μｍ2）、均一性が５．３％、対ポリＳｉとの選択比
が１３．６４であった。
【００２３】ここで、上記ホール面積を１．０μｍ2と
０．２５μｍ2にしたことから、エッチング速度が８５
４０．７Å／ｍｉｎと７２３９．９Å／ｍｉｎの差がで
き、前記第１の配線層５０４上に形成するホールのオー
バーエッチング量を例えば３０％とすると、前記第２の
ポリＳｉ配線層５０６上に形成するホールのオーバーエ
ッチング量は４４％となり、ホール面積が０．６４μｍ
2で同じ時のオーバーエッチング量の６３％と比べると
差が小さくなった。また、前記第２のポリＳｉ配線層５
０６のエッチング量が３８７Åとなり、ホール面積が
０．６４μｍ2で同じ時のエッチング量の５５４Åと比
べると小さくなった。このため、膜厚が薄い前記第２の
配線層へのホール面積を第１の配線層へのホール面積よ
り小さくすることで、エッチング速度を遅くしてオーバ
ーエッチングに対するエッチング量を減らすことができ
るため、第２の配線層を抜けてしまうホール形成を防止
することができる。また、従来シリコン酸化膜をエッチ
ングしているエッチングガスや装置でホール形成を行う
ことができる。
０．２５μｍ2にしたことから、エッチング速度が８５
４０．７Å／ｍｉｎと７２３９．９Å／ｍｉｎの差がで
き、前記第１の配線層５０４上に形成するホールのオー
バーエッチング量を例えば３０％とすると、前記第２の
ポリＳｉ配線層５０６上に形成するホールのオーバーエ
ッチング量は４４％となり、ホール面積が０．６４μｍ
2で同じ時のオーバーエッチング量の６３％と比べると
差が小さくなった。また、前記第２のポリＳｉ配線層５
０６のエッチング量が３８７Åとなり、ホール面積が
０．６４μｍ2で同じ時のエッチング量の５５４Åと比
べると小さくなった。このため、膜厚が薄い前記第２の
配線層へのホール面積を第１の配線層へのホール面積よ
り小さくすることで、エッチング速度を遅くしてオーバ
ーエッチングに対するエッチング量を減らすことができ
るため、第２の配線層を抜けてしまうホール形成を防止
することができる。また、従来シリコン酸化膜をエッチ
ングしているエッチングガスや装置でホール形成を行う
ことができる。
【００２４】以上を実施例３の説明とする。
【００２５】また、上記実施例の他、配線層が３層以上
の場合にも適応できる。
の場合にも適応できる。
【００２６】以上、本発明の実施例を図面に基づいて３
例説明した。しかし、本発明はこれに限らず、ホール面
積を配線の膜厚で変えることで実現できることは言うま
でもない。
例説明した。しかし、本発明はこれに限らず、ホール面
積を配線の膜厚で変えることで実現できることは言うま
でもない。
【００２７】
【発明の効果】本発明は、以上を説明したように膜厚の
薄い前記第２の配線層へのホール面積を第１の配線層へ
のホール面積より小さくすることで、エッチング速度を
遅くしてオーバーエッチングに対するエッチング量を減
らすことができるため、第２の配線層を抜けてしまうホ
ール形成を防止することができる。また、従来シリコン
酸化膜をエッチングしているエッチングガスや装置でホ
ール形成を行うことができる。
薄い前記第２の配線層へのホール面積を第１の配線層へ
のホール面積より小さくすることで、エッチング速度を
遅くしてオーバーエッチングに対するエッチング量を減
らすことができるため、第２の配線層を抜けてしまうホ
ール形成を防止することができる。また、従来シリコン
酸化膜をエッチングしているエッチングガスや装置でホ
ール形成を行うことができる。
【図１】本発明の半導体装置とその製造方法の実施例を
示す要部の断面図。
示す要部の断面図。
【図２】本発明の半導体装置とその製造方法の実施例を
示す要部の断面図。
示す要部の断面図。
【図３】本発明の半導体装置とその製造方法の実施例を
示す要部の断面図。
示す要部の断面図。
【図４】本発明の半導体装置とその製造方法の実施例を
示す要部の断面図。
示す要部の断面図。
【図５】本発明の半導体装置とその製造方法の実施例を
示す要部の断面図。
示す要部の断面図。
【図６】本発明の半導体装置とその製造方法の実施例を
示す要部のグラフ。
示す要部のグラフ。
【図７】従来の半導体装置とその製造方法を示す要部の
断面図。
断面図。
１０１・・・第１の配線層 １０２・・・第１の絶縁膜 １０３・・・第２の配線層 １０４・・・第２の絶縁膜 １０５・・・レジスト ２０１・・・印加電極 ２０２・・・接地電極 ２０３・・・ウエハ ２０４・・・ＲＦ電源 ３０１・・・ＬＯＣＯＳ ３０２・・・酸化膜 ３０３・・・第１の配線層 ３０４・・・ソース・ドレイン領域 ３０５・・・第１の絶縁膜 ３０６・・・第２の配線層 ３０７・・・第２の絶縁膜 ３０８・・・レジスト ４０１・・・印加電極 ４０２・・・接地電極 ４０３・・・ウエハ ４０４・・・ＲＦ電源 ４０５・・・マイクロ波電源 ４０６・・・マグネットコイル ５０１・・・ＬＯＣＯＳ ５０２・・・酸化膜 ５０３・・・ゲート電極 ５０４・・・ソース・ドレイン領域、第１の配線層 ５０５・・・第１の絶縁膜 ５０６・・・第２の配線層 ５０７・・・第２の絶縁膜 ５０８・・・レジスト ７０１・・・第１の配線層 ７０２・・・第１の絶縁膜 ７０３・・・第２の配線層 ７０４・・・第２の絶縁膜 ７０５・・・レジスト
Claims (7)
- 【請求項１】 半導体基板上に形成された第１の配線
層、前記第１の配線層上に形成された第１の絶縁膜、前
記第１の絶縁膜の上に形成された第２の配線層、前記第
２の配線層上に形成された第２の絶縁膜、前記第１の配
線層上と前記第２の配線層上に形成されたホール、前記
第１の配線層上と前記第２の配線層上に形成されたホー
ルの面積が異なり、前記ホール面積の大きさが前記配線
層の膜厚で異なることを特徴とする半導体装置。 - 【請求項２】 反応室にガスを導入し、ガスをプラズマ
化し、シリコン酸化膜のエッチングを行うドライエッチ
ング方法において、前記エッチングガスに一般式がＣX
ＦYで表わされるガスと一般式がＣXＨYＦZで表わされる
ガスを用いることを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項３】 一般式がＣXＦYで表わされるガスとして
ＣＦ4を用いることを特徴とする請求項２記載の半導体
装置の製造方法。 - 【請求項４】 一般式がＣXＦYで表わされるガスとして
Ｃ2Ｆ6を用いることを特徴とする請求項２記載の半導体
装置の製造方法。 - 【請求項５】 一般式がＣXＦYで表わされるガスとして
Ｃ3Ｆ8を用いることを特徴とする請求項２記載の半導体
装置の製造方法。 - 【請求項６】 一般式がＣXＨYＦZで表わされるガスと
してＣＨＦ3を用いることを特徴とする請求項２記載の
半導体装置の製造方法。 - 【請求項７】 一般式がＣXＨYＦZで表わされるガスと
してＣＨ2Ｆ2を用いることを特徴とする請求項２記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16786892A JPH0613473A (ja) | 1992-06-25 | 1992-06-25 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16786892A JPH0613473A (ja) | 1992-06-25 | 1992-06-25 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613473A true JPH0613473A (ja) | 1994-01-21 |
Family
ID=15857575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16786892A Pending JPH0613473A (ja) | 1992-06-25 | 1992-06-25 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613473A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318124A (ja) * | 2006-05-11 | 2007-12-06 | Toshiba Corp | ビアラインバリアおよびエッチストップ構造 |
-
1992
- 1992-06-25 JP JP16786892A patent/JPH0613473A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318124A (ja) * | 2006-05-11 | 2007-12-06 | Toshiba Corp | ビアラインバリアおよびエッチストップ構造 |
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