JPS6258663A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6258663A JPS6258663A JP19784385A JP19784385A JPS6258663A JP S6258663 A JPS6258663 A JP S6258663A JP 19784385 A JP19784385 A JP 19784385A JP 19784385 A JP19784385 A JP 19784385A JP S6258663 A JPS6258663 A JP S6258663A
- Authority
- JP
- Japan
- Prior art keywords
- amorphous silicon
- film
- silicon film
- etching
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Recrystallisation Techniques (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に係り、特に多結晶シリ
コンゲート素子の形成方法に関する。
コンゲート素子の形成方法に関する。
（発明の概要）
本発明は、半導体装置の製造方法において、基板上に非
晶質シリコン膜を堆積する工程と、前記の非晶質シリコ
ン幌上にマスクバタン全形成する工程と、ドライエツチ
ング法によシ前記の非晶質シリコンｌ［ｔ−選択エツチ
ングする工程と、ついで前記のマスクパタンを除去した
後、熱処理を行って、前記の非晶質シリコン膜を多結晶
化する工程とを具備することにより、高精度なシリコン
ゲート構造を有する半導体装置の製造方法をうろことに
ある。
晶質シリコン膜を堆積する工程と、前記の非晶質シリコ
ン幌上にマスクバタン全形成する工程と、ドライエツチ
ング法によシ前記の非晶質シリコンｌ［ｔ−選択エツチ
ングする工程と、ついで前記のマスクパタンを除去した
後、熱処理を行って、前記の非晶質シリコン膜を多結晶
化する工程とを具備することにより、高精度なシリコン
ゲート構造を有する半導体装置の製造方法をうろことに
ある。
（従来技術および発明が解決しようとする問題点）近年
、半導体集積回路製作技術は１すます微細化の方向に進
んでおり、微細パタンの高精度な加工技術として、ドラ
イエツチング法が広く用いられつつあり、多結晶シリコ
ン膜の高精度の微細加工には反応性イオンエツチング法
が広く利用されている。この方法は、数十ないし数百ｅ
Ｖの高エネルギーを有する反応性イオンのスパッタ作用
によシ映ヲエッチングするもので、この方法によれば、
バタン変換差の少い、いわゆる方向性エツチングが可能
である。しかし、この方法はイオンのスパッタ作用を利
用している几めに下地のシリコン酸化膜とのエッチレ−
ト比をあまり高くとれない。近年、半導体集積回路の微
細化が急速に進展しており、多結晶シリコンゲート素子
における下地シリコン酸化膜厚はま丁ます薄Ｊ−化の傾
向にある。したがって、多結晶シリコン俟とシリコン酸
化膜とのエッチレート比が高くとれる力日工技術が必要
となる。
、半導体集積回路製作技術は１すます微細化の方向に進
んでおり、微細パタンの高精度な加工技術として、ドラ
イエツチング法が広く用いられつつあり、多結晶シリコ
ン膜の高精度の微細加工には反応性イオンエツチング法
が広く利用されている。この方法は、数十ないし数百ｅ
Ｖの高エネルギーを有する反応性イオンのスパッタ作用
によシ映ヲエッチングするもので、この方法によれば、
バタン変換差の少い、いわゆる方向性エツチングが可能
である。しかし、この方法はイオンのスパッタ作用を利
用している几めに下地のシリコン酸化膜とのエッチレ−
ト比をあまり高くとれない。近年、半導体集積回路の微
細化が急速に進展しており、多結晶シリコンゲート素子
における下地シリコン酸化膜厚はま丁ます薄Ｊ−化の傾
向にある。したがって、多結晶シリコン俟とシリコン酸
化膜とのエッチレート比が高くとれる力日工技術が必要
となる。
それを央現しつるものとしてＥＣＲプラズマ流を用いる
方法やマグネトロン放電を利用する反応性イオンエツチ
ング法などがある。前者は低エネルギーを有するプラズ
マ流で多結晶シリコン１漠ヲエツチングするもの、後者
はマグネトロン放電を用いることによりプラズマ密度を
高め、低い電界下でエツチングを行うもので、いずれの
方法もイオン衝撃が少いために下地シリコン酸化膜との
選択比を高くとることができる。
方法やマグネトロン放電を利用する反応性イオンエツチ
ング法などがある。前者は低エネルギーを有するプラズ
マ流で多結晶シリコン１漠ヲエツチングするもの、後者
はマグネトロン放電を用いることによりプラズマ密度を
高め、低い電界下でエツチングを行うもので、いずれの
方法もイオン衝撃が少いために下地シリコン酸化膜との
選択比を高くとることができる。
一方、多結晶シリコン膜の加工性は１模質依存性が非常
に大きく、膜の形成法及びその後の膜の処理方法によジ
、ドライエツチング後のバタン形状が異なること全しば
しば経験する。例えば、減圧ＣＶＤ法により堆積した膜
にイオン注入法によりＰ原子をドープし、熱処理を施し
几膜及びＰ原子を含んだドーピングガスの気相反応によ
り堆積し、熱処理を施し７′ｃ膜を上記マグネトロン放
電を利用し九反応性イオンエツチング法によりエツチン
グすると、いずれの膜に訃いてもバタン側壁にアンダカ
ットが生じる。
に大きく、膜の形成法及びその後の膜の処理方法によジ
、ドライエツチング後のバタン形状が異なること全しば
しば経験する。例えば、減圧ＣＶＤ法により堆積した膜
にイオン注入法によりＰ原子をドープし、熱処理を施し
几膜及びＰ原子を含んだドーピングガスの気相反応によ
り堆積し、熱処理を施し７′ｃ膜を上記マグネトロン放
電を利用し九反応性イオンエツチング法によりエツチン
グすると、いずれの膜に訃いてもバタン側壁にアンダカ
ットが生じる。
このように、従来法で形成した上記２植類の多結晶シリ
コン膜を上記のドライエツチング法でエツチングした場
合、バタン側壁に明瞭なアンダカットが観察された。半
導体集積回路にはますます微細で高精度なバタン形成技
術が必要とされるようになっており、アンダカット全い
かにして小さくするかということが極めて重要になって
いる。したがって、従来技術の上記欠点は半導体集積回
路素子製作においては致命的なものである。
コン膜を上記のドライエツチング法でエツチングした場
合、バタン側壁に明瞭なアンダカットが観察された。半
導体集積回路にはますます微細で高精度なバタン形成技
術が必要とされるようになっており、アンダカット全い
かにして小さくするかということが極めて重要になって
いる。したがって、従来技術の上記欠点は半導体集積回
路素子製作においては致命的なものである。
（問題点を解決するための手段）
本発明はこれらの問題点に層目してなされたもので、そ
の目的とするところは高精度なシリコンゲート構造を有
する半導体装置の製造方法全提供することにある。
の目的とするところは高精度なシリコンゲート構造を有
する半導体装置の製造方法全提供することにある。
以下、図面全参照して本発明の一実施例について説明す
る。
る。
第１図において、半導体基板１上に、膜厚１００Ａ以下
の非常に薄いシリコン酸化膜２を形成し、この上にジシ
ラン及びホスフィンの混合ガスを用いてＣＶＤ法により
、非晶質シリコン膜３を約３５００ ′Ａの厚さに堆積
する。その後、この非晶質シリコン膜３上に所望のレジ
ストバタン４を形成し、これをマスクにして非晶質シリ
コン膜３全ドライエツチングする（第２図）。
の非常に薄いシリコン酸化膜２を形成し、この上にジシ
ラン及びホスフィンの混合ガスを用いてＣＶＤ法により
、非晶質シリコン膜３を約３５００ ′Ａの厚さに堆積
する。その後、この非晶質シリコン膜３上に所望のレジ
ストバタン４を形成し、これをマスクにして非晶質シリ
コン膜３全ドライエツチングする（第２図）。
この場合、非晶質シリコン膜３のエツチング終了後、下
地シリコン酸化膜をオーバエッチしてもシリコン酸化膜
が残存するように、シリコン酸化膜に対する非晶質シリ
コン換のエッチレート比が十分大きくとれるようなエツ
チング方法が必要である。例えば、非晶質シリコン膜厚
のウェハ面内均一性が±１０％、それを加工したとき、
エッチレートのウェハ面内均一性が±５％であったとす
ると、シリコン酸化膜に対する非晶質シリコン映のエッ
チレート比（選択比）は約１０以上必要である。望まし
くは、シリコン酸化膜の残存厚は５０λ以上であること
が好ましく、このためには、選択比が加以上必要となる
。このような高選択比を実現できるエツチング法として
はＥＣＲプラズマ流エツチングあるいはマグネトロン放
電式反応性イオンエツチング（低電力領域）などがある
。
地シリコン酸化膜をオーバエッチしてもシリコン酸化膜
が残存するように、シリコン酸化膜に対する非晶質シリ
コン換のエッチレート比が十分大きくとれるようなエツ
チング方法が必要である。例えば、非晶質シリコン膜厚
のウェハ面内均一性が±１０％、それを加工したとき、
エッチレートのウェハ面内均一性が±５％であったとす
ると、シリコン酸化膜に対する非晶質シリコン映のエッ
チレート比（選択比）は約１０以上必要である。望まし
くは、シリコン酸化膜の残存厚は５０λ以上であること
が好ましく、このためには、選択比が加以上必要となる
。このような高選択比を実現できるエツチング法として
はＥＣＲプラズマ流エツチングあるいはマグネトロン放
電式反応性イオンエツチング（低電力領域）などがある
。
多結晶シリコン膜のプラズマエツチングにおけるエツチ
ングプロセスは通常、結晶粒の境界に沿って進行すると
考えられる。したがって、熱処理等により結晶粒径が大
きくなると、バタン側壁に生じるアンダカット量は大き
くなる。
ングプロセスは通常、結晶粒の境界に沿って進行すると
考えられる。したがって、熱処理等により結晶粒径が大
きくなると、バタン側壁に生じるアンダカット量は大き
くなる。
ま７！：、ｎ型不純物を含んだ多結晶シリコン膜の場合
には、熱処理を施すことにょう活性化し、中性ラジカル
との反応が高まるためにエッチレートは増大し、且つア
ンダヵソトｉも大きくなる。これに対し、非晶質シリコ
ン映ではシリコン粒径が非常に小さく、これをプラズマ
エツチングした場合、第２図に示すように、非晶質シリ
コン暎３の側壁にはアンダカットは生じていない○また
、エツチング途中の膜表面の状態は平滑であり、エツチ
ング終了時における下地シリコン酸化膜２の表面も非常
に平滑であることを観察している。このようにして形成
した非晶質シリコン膜バタンを有する試料ヲへプラズマ
中で所定の時間だけアッシング処理を行い、レジストバ
タン４を除去する。その後、この試料を窒素雰囲気中で
例えば９００℃、３０分間の熱処理をすると非晶質シリ
コン膜３は結晶化し多結晶シリコン１換３′となる（第
３図）。このとき、非晶質シリコン暎３中にドープされ
ているＰ原子は活性化され、電気伝導を司どるキャリア
密度が高まり、多結晶シリコン嗅３′の比抵抗は低下す
る。非晶質シリコン映３を多結晶シリコン暎３′に変質
させ、比抵抗を低下させることによシ、この膜はシリコ
ンゲート素子のゲート電極配線として機能する。非晶質
シリコン膜全多結晶化させる方法としては上記のような
窒素雰囲気中におけるアニール処理による方法以外に酸
化工程を通すことにより、必然的に多結晶化するので、
場合によってはアニール処理工程を省略することもでき
る。第４図は非晶質シリコンバタンを形成後、酸化工程
を通した後の断面図であり、多結晶シリコン膜バタン３
′の表面は酸化膜５に覆われている。
には、熱処理を施すことにょう活性化し、中性ラジカル
との反応が高まるためにエッチレートは増大し、且つア
ンダヵソトｉも大きくなる。これに対し、非晶質シリコ
ン映ではシリコン粒径が非常に小さく、これをプラズマ
エツチングした場合、第２図に示すように、非晶質シリ
コン暎３の側壁にはアンダカットは生じていない○また
、エツチング途中の膜表面の状態は平滑であり、エツチ
ング終了時における下地シリコン酸化膜２の表面も非常
に平滑であることを観察している。このようにして形成
した非晶質シリコン膜バタンを有する試料ヲへプラズマ
中で所定の時間だけアッシング処理を行い、レジストバ
タン４を除去する。その後、この試料を窒素雰囲気中で
例えば９００℃、３０分間の熱処理をすると非晶質シリ
コン膜３は結晶化し多結晶シリコン１換３′となる（第
３図）。このとき、非晶質シリコン暎３中にドープされ
ているＰ原子は活性化され、電気伝導を司どるキャリア
密度が高まり、多結晶シリコン嗅３′の比抵抗は低下す
る。非晶質シリコン映３を多結晶シリコン暎３′に変質
させ、比抵抗を低下させることによシ、この膜はシリコ
ンゲート素子のゲート電極配線として機能する。非晶質
シリコン膜全多結晶化させる方法としては上記のような
窒素雰囲気中におけるアニール処理による方法以外に酸
化工程を通すことにより、必然的に多結晶化するので、
場合によってはアニール処理工程を省略することもでき
る。第４図は非晶質シリコンバタンを形成後、酸化工程
を通した後の断面図であり、多結晶シリコン膜バタン３
′の表面は酸化膜５に覆われている。
以上述べ友方法により、非晶質シリコン膜３を熱処理し
て多結晶化してデバイスを作製し、電気的特性を測定し
たところ良好な結果が得られ几０ （発明の効果） 以上説明し友ように本発明によれば、非晶質シリコン膜
を堆積した後にエツチングし、その後、熱処理を施し、
非晶質シリコン映ヲ多結晶化することにより、アンダカ
ットの生じない多結晶シリコンゲート配線層が形成でき
る。
て多結晶化してデバイスを作製し、電気的特性を測定し
たところ良好な結果が得られ几０ （発明の効果） 以上説明し友ように本発明によれば、非晶質シリコン膜
を堆積した後にエツチングし、その後、熱処理を施し、
非晶質シリコン映ヲ多結晶化することにより、アンダカ
ットの生じない多結晶シリコンゲート配線層が形成でき
る。
第１図ないし第３図は本発明の半導体装置の製造方法の
実施例を示すもので、多結晶シリコンゲート加工工程を
示す断面図であり、また、第４図は非晶質シリコン膜を
多結晶化する方法の一例を示す断面図である。 １・・・・・・・・・シリコン基板 ２・・・・・・・・・シリコン酸化膜 ３・・・・・・・・・非晶質シリコン膜３′・・・・・
・・・・多結晶シリコン膜４・・・・・・・・・レジス
トバタン ５・・・・・・・・・酸化膜 特許出願人 日本電信電話株式会社 第４図
実施例を示すもので、多結晶シリコンゲート加工工程を
示す断面図であり、また、第４図は非晶質シリコン膜を
多結晶化する方法の一例を示す断面図である。 １・・・・・・・・・シリコン基板 ２・・・・・・・・・シリコン酸化膜 ３・・・・・・・・・非晶質シリコン膜３′・・・・・
・・・・多結晶シリコン膜４・・・・・・・・・レジス
トバタン ５・・・・・・・・・酸化膜 特許出願人 日本電信電話株式会社 第４図
Claims (1)
- 基板上に非晶質シリコン膜を堆積する工程と、前記の非
晶質シリコン膜上にマスクパタンを形成する工程と、ド
ライエッチング法により前記の非晶質シリコン膜を選択
エッチングする工程と、ついで前記のマスクパタンを除
去した後、熱処理を行つて、前記の非晶質シリコン膜を
多結晶化する工程とを具備することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197843A JPH0642484B2 (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197843A JPH0642484B2 (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6258663A true JPS6258663A (ja) | 1987-03-14 |
| JPH0642484B2 JPH0642484B2 (ja) | 1994-06-01 |
Family
ID=16381260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60197843A Expired - Lifetime JPH0642484B2 (ja) | 1985-09-09 | 1985-09-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0642484B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453562A (en) * | 1987-08-25 | 1989-03-01 | Sony Corp | Formation of wiring |
| JPH01302747A (ja) * | 1988-04-15 | 1989-12-06 | Toshiba Corp | 半導体装置の製造方法 |
| US6087212A (en) * | 1996-05-30 | 2000-07-11 | Nec Corporation | Method for forming a storage node in a semiconductor memory |
| JP2014203937A (ja) * | 2013-04-04 | 2014-10-27 | 株式会社半導体エネルギー研究所 | 半導体装置、及び半導体装置の作製方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023584A (ja) * | 1973-06-29 | 1975-03-13 | ||
| JPS58175847A (ja) * | 1982-04-08 | 1983-10-15 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5922348A (ja) * | 1982-07-29 | 1984-02-04 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-09-09 JP JP60197843A patent/JPH0642484B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5023584A (ja) * | 1973-06-29 | 1975-03-13 | ||
| JPS58175847A (ja) * | 1982-04-08 | 1983-10-15 | Toshiba Corp | 半導体装置の製造方法 |
| JPS5922348A (ja) * | 1982-07-29 | 1984-02-04 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453562A (en) * | 1987-08-25 | 1989-03-01 | Sony Corp | Formation of wiring |
| JPH01302747A (ja) * | 1988-04-15 | 1989-12-06 | Toshiba Corp | 半導体装置の製造方法 |
| US6087212A (en) * | 1996-05-30 | 2000-07-11 | Nec Corporation | Method for forming a storage node in a semiconductor memory |
| JP2014203937A (ja) * | 2013-04-04 | 2014-10-27 | 株式会社半導体エネルギー研究所 | 半導体装置、及び半導体装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0642484B2 (ja) | 1994-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1228180A (en) | Method of making a high performance small area, thin film transistor | |
| JPH029122A (ja) | ポリシリコンを含む層状体のエッチング方法 | |
| JPS58204538A (ja) | 集積回路を含む基板上に金属ケイ化物・ポリシリコン二重層の構造を作る方法 | |
| US5514621A (en) | Method of etching polysilicon using a thin oxide mask formed on the polysilicon while doping | |
| JP3318801B2 (ja) | ドライエッチング方法 | |
| US6103631A (en) | Method of manufacturing semiconductor device | |
| CN1146034C (zh) | 下埋式微细金属连线的制造方法 | |
| JPS6258663A (ja) | 半導体装置の製造方法 | |
| US6171940B1 (en) | Method for fabricating semiconductor devices having small dimension gate structures | |
| JPH061764B2 (ja) | パタ−ン形成法 | |
| JP3235549B2 (ja) | 導電層形成法 | |
| KR100203905B1 (ko) | 금속배선 제조방법 | |
| WO2001035455A1 (en) | Etch process that resists notching at electrode bottom | |
| JPH0878414A (ja) | 半導体装置およびその製造方法 | |
| JP3550276B2 (ja) | 半導体装置の製造方法 | |
| JPH07135198A (ja) | エッチング方法 | |
| KR100202657B1 (ko) | 트랜지스터의 제조방법 | |
| KR100248345B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| JPH05234934A (ja) | 半導体装置の製造方法 | |
| JPH0774148A (ja) | ドライエッチング方法 | |
| JPH0613473A (ja) | 半導体装置とその製造方法 | |
| JPH0613354A (ja) | 半導体装置とその製造方法 | |
| JPH0629263A (ja) | 半導体装置の製造方法 | |
| JPH06295888A (ja) | 半導体装置の製造方法 | |
| JPH0613355A (ja) | 半導体装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |