JPH0613550A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0613550A JPH0613550A JP4169201A JP16920192A JPH0613550A JP H0613550 A JPH0613550 A JP H0613550A JP 4169201 A JP4169201 A JP 4169201A JP 16920192 A JP16920192 A JP 16920192A JP H0613550 A JPH0613550 A JP H0613550A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0135—Manufacturing their gate conductors
- H10D84/014—Manufacturing their gate conductors the gate conductors having different materials or different implants
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/751—Insulated-gate field-effect transistors [IGFET] having composition variations in the channel regions
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
- H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
Landscapes
- Junction Field-Effect Transistors (AREA)
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 本発明は、高速で動作し、低雑音特性の優れ
たマイクロ波集積回路とその製造方法を提供することを
目的とする。 【構成】 パルスドープ層（１３）をチャネルとし、パ
ルスドープ層（１３）の厚さ及びキャリア濃度により規
定されるしきい値電圧を有する電界効果トランジスタ
と、イオン注入がなされた結晶層をチャネルとし、結晶
層ヘのイオン注入量により規定されるしきい値電圧を有
する電界効果トランジスタと、パルスドープ層（１３）
にイオン注入がなされた層をチャネルとし、パルスドー
プ層（１３）のキャリア濃度とそのパルスドープ層（１
３）の厚さとそのパルスドープ層（１３）ヘのイオン注
入量により規定されるしきい値電圧を有する電界効果ト
ランジスタのうち、少なくとも２種の電界効果トランジ
スタが、同一基板上に集積化されている。したがって、
雑音特性が良好な集積回路を得ることができる。
たマイクロ波集積回路とその製造方法を提供することを
目的とする。 【構成】 パルスドープ層（１３）をチャネルとし、パ
ルスドープ層（１３）の厚さ及びキャリア濃度により規
定されるしきい値電圧を有する電界効果トランジスタ
と、イオン注入がなされた結晶層をチャネルとし、結晶
層ヘのイオン注入量により規定されるしきい値電圧を有
する電界効果トランジスタと、パルスドープ層（１３）
にイオン注入がなされた層をチャネルとし、パルスドー
プ層（１３）のキャリア濃度とそのパルスドープ層（１
３）の厚さとそのパルスドープ層（１３）ヘのイオン注
入量により規定されるしきい値電圧を有する電界効果ト
ランジスタのうち、少なくとも２種の電界効果トランジ
スタが、同一基板上に集積化されている。したがって、
雑音特性が良好な集積回路を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は特に、高速で動作し、低
雑音特性の優れたマイクロ波集積回路（ＭＭＩＣ）、及
びその製造方法に関するものである。
雑音特性の優れたマイクロ波集積回路（ＭＭＩＣ）、及
びその製造方法に関するものである。
【０００２】
【従来の技術】従来より、低雑音特性に優れ、かつ高速
で動作するデバイスとして、Ｓｉ−ＡｌＧａＡｓ／Ｇａ
Ａｓ選択ドープヘテロ接合を用いた、高電子移動度トラ
ンジスタ（ＨＥＭＴ）が知られている。一方、ヘテロ接
合を用いずにＳｉ−ＧａＡｓ／ＧａＡｓホモ接合を用い
たデバイスで、低雑音特性に優れ高速で動作するものと
して、ＳｉパルスドープＧａＡｓ層を用いたパルスドー
プＭＥＳＦＥＴが提案されている。これについては、下
記の文献「電子情報通信学会資料ＥＤ８９−１５２」
ｐ．７〜ｐ．１２に詳細に記載されている。
で動作するデバイスとして、Ｓｉ−ＡｌＧａＡｓ／Ｇａ
Ａｓ選択ドープヘテロ接合を用いた、高電子移動度トラ
ンジスタ（ＨＥＭＴ）が知られている。一方、ヘテロ接
合を用いずにＳｉ−ＧａＡｓ／ＧａＡｓホモ接合を用い
たデバイスで、低雑音特性に優れ高速で動作するものと
して、ＳｉパルスドープＧａＡｓ層を用いたパルスドー
プＭＥＳＦＥＴが提案されている。これについては、下
記の文献「電子情報通信学会資料ＥＤ８９−１５２」
ｐ．７〜ｐ．１２に詳細に記載されている。
【０００３】図４は、上述のパルスドープＭＥＳＦＥＴ
の構造を示したものである。この構造は、分子線成長
（ＭＢＥ）法、有機金属気相成長（ＯＭＶＰＥ）法等の
成長法を用いて、半絶縁性ＧａＡｓ基板１上に複数の半
導体結晶層を形成することによって得られる。例えば同
図に示すように、ＧａＡｓ基板１上には、キャリアの導
電型がｐ型でその濃度が５×１０15ｃｍ-3以下のノンド
ープＧａＡｓバッファ層２、キャリア濃度が４×１０18
ｃｍ-3のＳｉパルスドープＧａＡｓ層３、キャリアの導
電型がｎ型でその濃度が１×１０15ｃｍ-3以下のノンド
ープＧａＡｓキャップ層４が順次積層されている。この
ようなパルスドープ構造上に、ゲート電極５とゲート電
極に対し自己整合的に形成されたｎ+ イオン注入層６
と、ソース電極７と、ドレイン電極８が形成されてい
る。この電極構造は、ゲート電極が結晶層上に平坦（プ
ラナー）に形成されているため、プラナー型構造とよば
れている。
の構造を示したものである。この構造は、分子線成長
（ＭＢＥ）法、有機金属気相成長（ＯＭＶＰＥ）法等の
成長法を用いて、半絶縁性ＧａＡｓ基板１上に複数の半
導体結晶層を形成することによって得られる。例えば同
図に示すように、ＧａＡｓ基板１上には、キャリアの導
電型がｐ型でその濃度が５×１０15ｃｍ-3以下のノンド
ープＧａＡｓバッファ層２、キャリア濃度が４×１０18
ｃｍ-3のＳｉパルスドープＧａＡｓ層３、キャリアの導
電型がｎ型でその濃度が１×１０15ｃｍ-3以下のノンド
ープＧａＡｓキャップ層４が順次積層されている。この
ようなパルスドープ構造上に、ゲート電極５とゲート電
極に対し自己整合的に形成されたｎ+ イオン注入層６
と、ソース電極７と、ドレイン電極８が形成されてい
る。この電極構造は、ゲート電極が結晶層上に平坦（プ
ラナー）に形成されているため、プラナー型構造とよば
れている。
【０００４】
【発明が解決しようとする課題】上述のようなパルスド
ープＭＥＳＦＥＴでは、スレッシフォルド電圧（以下、
しきい値電圧という）ＶthがＳｉパルスドープ層３の厚
さとキャリア濃度、及びノンドープＧａＡｓキャップ層
４の厚さで一意に決定される。よってこのパルスドープ
ＭＥＳＦＥＴを集積化してマイクロ波モノリシック集積
回路（ＭＭＩＣ）を作製する場合、１種類のしきい値電
圧をもつＦＥＴですべての回路を構築せねばならないと
いう不都合があった。
ープＭＥＳＦＥＴでは、スレッシフォルド電圧（以下、
しきい値電圧という）ＶthがＳｉパルスドープ層３の厚
さとキャリア濃度、及びノンドープＧａＡｓキャップ層
４の厚さで一意に決定される。よってこのパルスドープ
ＭＥＳＦＥＴを集積化してマイクロ波モノリシック集積
回路（ＭＭＩＣ）を作製する場合、１種類のしきい値電
圧をもつＦＥＴですべての回路を構築せねばならないと
いう不都合があった。
【０００５】例えば、ＧＨｚ以上の周波数の高い信号を
最初に受信するアンプには、雑音特性が良好な、しきい
値電圧Ｖthの浅いパルスドープＭＥＳＦＥＴが適してい
る。一方、周波数の高い信号をＭＨｚ程度の低周波数の
信号に変換する発振器及びミキサ、あるいはさらに低周
波数の信号を増幅させるアンプには、電流を多く流すこ
とのできるしきい値電圧Ｖthの深いＭＥＳＦＥＴが好ま
しい。なお、この場合必ずしもパルスドープＭＥＳＦＥ
Ｔである必要はない。
最初に受信するアンプには、雑音特性が良好な、しきい
値電圧Ｖthの浅いパルスドープＭＥＳＦＥＴが適してい
る。一方、周波数の高い信号をＭＨｚ程度の低周波数の
信号に変換する発振器及びミキサ、あるいはさらに低周
波数の信号を増幅させるアンプには、電流を多く流すこ
とのできるしきい値電圧Ｖthの深いＭＥＳＦＥＴが好ま
しい。なお、この場合必ずしもパルスドープＭＥＳＦＥ
Ｔである必要はない。
【０００６】このように、回路のそれぞれの機能によっ
て、回路を構成するＭＥＳＦＥＴに最適なしきい値電圧
Ｖthが存在するわけであるが、従来の方法では、一つの
基板上に集積回路を作製する際、１種類のしきい値電圧
ＶthをもつパルスドープＭＥＳＦＥＴでのみしかＭＭＩ
Ｃを作製しなければならなかった。
て、回路を構成するＭＥＳＦＥＴに最適なしきい値電圧
Ｖthが存在するわけであるが、従来の方法では、一つの
基板上に集積回路を作製する際、１種類のしきい値電圧
ＶthをもつパルスドープＭＥＳＦＥＴでのみしかＭＭＩ
Ｃを作製しなければならなかった。
【０００７】そこで、上記ＦＥＴのしきい値電圧Ｖthを
変化させるための方法として、ゲート電極を形成する直
前にリセス（溝）エッチングを行うことによって、ノン
ドープＧａＡｓキャップ層を削り、キャップ層の厚さを
薄くする方法が採られている。しかし、リセスエッチン
グは、均一性、再現性に問題があり、集積回路を作製す
る方法として必ずしも最適なものではない。
変化させるための方法として、ゲート電極を形成する直
前にリセス（溝）エッチングを行うことによって、ノン
ドープＧａＡｓキャップ層を削り、キャップ層の厚さを
薄くする方法が採られている。しかし、リセスエッチン
グは、均一性、再現性に問題があり、集積回路を作製す
る方法として必ずしも最適なものではない。
【０００８】
【課題を解決するための手段】本発明は、基板上に結晶
層が積層されて複数の電界効果トランジスタを備える半
導体装置において、結晶層のいずれか一の結晶層に高濃
度のキャリアを閉じ込めたパルスドープ層をチャネルと
し、パルスドープ層のキャリア濃度及びそのパルスドー
プ層の厚さにより規定されるしきい値電圧を有する電界
効果トランジスタと、基板上に積層されてイオン注入が
なされた結晶層をチャネルとし、結晶層ヘのイオン注入
量により規定されるしきい値電圧を有する電界効果トラ
ンジスタと、結晶層のいずれか一の結晶層に高濃度のキ
ャリアを閉じ込めたパルスドープ層にイオン注入がなさ
れた層をチャネルとし、パルスドープ層のキャリア濃度
と、そのパルスドープ層の厚さと、そのパルスドープ層
ヘのイオン注入量により規定されるしきい値電圧を有す
る電界効果トランジスタのうち、少なくとも２種の電界
効果トランジスタが、同一基板上に集積化されているこ
とを特徴とする。
層が積層されて複数の電界効果トランジスタを備える半
導体装置において、結晶層のいずれか一の結晶層に高濃
度のキャリアを閉じ込めたパルスドープ層をチャネルと
し、パルスドープ層のキャリア濃度及びそのパルスドー
プ層の厚さにより規定されるしきい値電圧を有する電界
効果トランジスタと、基板上に積層されてイオン注入が
なされた結晶層をチャネルとし、結晶層ヘのイオン注入
量により規定されるしきい値電圧を有する電界効果トラ
ンジスタと、結晶層のいずれか一の結晶層に高濃度のキ
ャリアを閉じ込めたパルスドープ層にイオン注入がなさ
れた層をチャネルとし、パルスドープ層のキャリア濃度
と、そのパルスドープ層の厚さと、そのパルスドープ層
ヘのイオン注入量により規定されるしきい値電圧を有す
る電界効果トランジスタのうち、少なくとも２種の電界
効果トランジスタが、同一基板上に集積化されているこ
とを特徴とする。
【０００９】さらに、本発明は、複数の電界効果トラン
ジスタを同一基板上に集積化してなる半導体装置の製造
方法において、基板上に、バッファ層と、高濃度のキャ
リアを閉じ込めてチャネルとなるパルスドープ層と、キ
ャップ層を順次エピタキシャル成長する第１の工程と、
複数の電界効果トランジスタの形成領域ごとに、結晶層
をメサエッチングして素子分離する第２の工程と、素子
分離された複数の電界効果トランジスタの形成領域のう
ち所望の形成領域のみに、パルスドープ層に達する深さ
で不純物をイオン注入する第３の工程と、素子分離され
た複数の電界効果トランジスタの形成領域ごとにダミー
ゲートを形成し、そのダミーゲートをマスクとしてさら
に不純物をイオン注入し、ソース領域とドレイン領域を
形成する第４の工程とを備えることを特徴とする。
ジスタを同一基板上に集積化してなる半導体装置の製造
方法において、基板上に、バッファ層と、高濃度のキャ
リアを閉じ込めてチャネルとなるパルスドープ層と、キ
ャップ層を順次エピタキシャル成長する第１の工程と、
複数の電界効果トランジスタの形成領域ごとに、結晶層
をメサエッチングして素子分離する第２の工程と、素子
分離された複数の電界効果トランジスタの形成領域のう
ち所望の形成領域のみに、パルスドープ層に達する深さ
で不純物をイオン注入する第３の工程と、素子分離され
た複数の電界効果トランジスタの形成領域ごとにダミー
ゲートを形成し、そのダミーゲートをマスクとしてさら
に不純物をイオン注入し、ソース領域とドレイン領域を
形成する第４の工程とを備えることを特徴とする。
【００１０】なお、前述の第２の工程でメサエッチング
する際、所定の領域をバッファ層が露出するまで除去し
てもよい。
する際、所定の領域をバッファ層が露出するまで除去し
てもよい。
【００１１】
【作用】本発明によれば、一の基板上に形成された集積
回路中には異なるしきい値電圧を有する複数のＭＥＳＦ
ＥＴが存在するため、一つの集積回路で種々の機能を発
揮することができる。
回路中には異なるしきい値電圧を有する複数のＭＥＳＦ
ＥＴが存在するため、一つの集積回路で種々の機能を発
揮することができる。
【００１２】さらに、本発明の製造方法によれば、結晶
成長により形成した半導体層のキャリア濃度及び厚さ
と、イオン注入条件の組み合わせにより、しきい値電圧
Ｖthが異なるＭＥＳＦＥＴを同一基板上に何種類も自由
に作製することができるので、所望の機能を有する集積
回路を容易に提供することができる。
成長により形成した半導体層のキャリア濃度及び厚さ
と、イオン注入条件の組み合わせにより、しきい値電圧
Ｖthが異なるＭＥＳＦＥＴを同一基板上に何種類も自由
に作製することができるので、所望の機能を有する集積
回路を容易に提供することができる。
【００１３】
【実施例】以下、本発明の実施例について、図を用いて
詳細に説明する。
詳細に説明する。
【００１４】図１は、本発明に係る半導体装置の構造断
面図である。半絶縁性ＧａＡｓ基板１１上にはノンドー
プＧａＡｓバッファ層１２が形成され、構造を異にする
ＭＥＳＦＥＴが複数形成されている。符号Ａ〜Ｃは、そ
れぞれの構造のＭＥＳＦＥＴを示している。符号Ａは、
高濃度のキャリアが閉じ込められたパルスドープ層にイ
オン注入がなされた層をチャネルとし、そのパルスドー
プ層のキャリア濃度と、パルスドープ層の厚さと、パル
スドープ層ヘのイオン注入量により規定されるしきい値
電圧を有する電界効果トランジスタを示し、符号Ｂは、
ノンドープＧａＡｓバッファ層１２上に形成されて高濃
度のキャリアが閉じ込められたパルスドープ層をチャネ
ルとし、パルスドープ層のキャリア濃度及びそのパルス
ドープ層の厚さにより規定されるしきい値電圧を有する
電界効果トランジスタを示し、符号Ｃは、ノンドープＧ
ａＡｓバッファ層１２にイオン注入がなされた結晶層を
チャネルとし、結晶層ヘのイオン注入量により規定され
るしきい値電圧を有する電界効果トランジスタを示して
いる。
面図である。半絶縁性ＧａＡｓ基板１１上にはノンドー
プＧａＡｓバッファ層１２が形成され、構造を異にする
ＭＥＳＦＥＴが複数形成されている。符号Ａ〜Ｃは、そ
れぞれの構造のＭＥＳＦＥＴを示している。符号Ａは、
高濃度のキャリアが閉じ込められたパルスドープ層にイ
オン注入がなされた層をチャネルとし、そのパルスドー
プ層のキャリア濃度と、パルスドープ層の厚さと、パル
スドープ層ヘのイオン注入量により規定されるしきい値
電圧を有する電界効果トランジスタを示し、符号Ｂは、
ノンドープＧａＡｓバッファ層１２上に形成されて高濃
度のキャリアが閉じ込められたパルスドープ層をチャネ
ルとし、パルスドープ層のキャリア濃度及びそのパルス
ドープ層の厚さにより規定されるしきい値電圧を有する
電界効果トランジスタを示し、符号Ｃは、ノンドープＧ
ａＡｓバッファ層１２にイオン注入がなされた結晶層を
チャネルとし、結晶層ヘのイオン注入量により規定され
るしきい値電圧を有する電界効果トランジスタを示して
いる。
【００１５】このように、同一基板上に異なるしきい値
電圧Ｖthを有するＭＥＳＦＥＴを集積させた構造によっ
て、一つの集積回路で種々の機能に対応することが可能
になる。
電圧Ｖthを有するＭＥＳＦＥＴを集積させた構造によっ
て、一つの集積回路で種々の機能に対応することが可能
になる。
【００１６】次に、図２及び図３を用いて、本発明に係
る半導体装置の製造方法について説明する。まず、半絶
縁性基板１１上に、分子線成長（ＭＢＥ）法、有機金属
気相成長（ＯＭＶＰＥ）法等の成長法を用い、各半導体
結晶層を積層する。本実施例では、図２（ａ）に示すよ
うに、キャリアの導電型がｐ型でその濃度が５×１０15
ｃｍ-3以下のノンドープＧａＡｓバッファ層１２を１０
０００オングストローム、キャリア濃度が４×１０18ｃ
ｍ-3であるＳｉパルスドープＧａＡｓ層１３を８０オン
グストローム、キャリアの導電型がｎ型でその濃度が１
×１０15ｃｍ-3のノンドープＧａＡｓ層キャップ層１４
を４００オングストローム、順次形成する。次に、アン
モニア系エッチング液を用いて、符号Ａ〜Ｃで示される
ＭＥＳＦＥＴの形成予定領域以外の部分をノンドープＧ
ａＡｓバッファ層１２に至るまで約２８００オングスト
ロームメサエッチングを行う（図２（ｂ）図示）。この
とき、ＭＥＳＦＥＴとしてパルスドープ構造を有さない
ものを形成したい場合には、符号Ｃに示されるように、
ノンドープＧａＡｓバッファ層１２が露出するまでその
形成領域に対応する結晶層を除去することも可能であ
る。次に、図２（ｃ）に示すように、ＭＥＳＦＥＴ形成
予定領域、例えば符号Ａ、Ｃで示す領域に、加速電圧３
０ｋｅＶ、ドーズ量５×１０12ｃｍ-2という条件で、Ｓ
ｉをイオン注入する。次に、表面全体に、ＳｉＮｘ膜１
８を８００オングストローム形成した後、Ｔ字型のダミ
ーゲート１５を形成する。このダミーゲート１５をマス
クとして用い、加速電圧９０ｋｅＶ、ドーズ量４×１０
13ｃｍ-2で、Ｓｉをイオン注入する（図３（ａ）図
示）。これにより、不純物領域を形成する。引き続き、
スパッタ法によりＳｉＯ2 膜１９を堆積し、ダミーゲー
ト１５を除去してパターン反転させる（図３（ｂ）図
示）。その後、注入したＳｉを活性化させるためのアニ
ールを８５０℃雰囲気中で、３秒間行う。続いて、通常
の方法により、オーミック電極１６、ゲート電極１７を
形成する。
る半導体装置の製造方法について説明する。まず、半絶
縁性基板１１上に、分子線成長（ＭＢＥ）法、有機金属
気相成長（ＯＭＶＰＥ）法等の成長法を用い、各半導体
結晶層を積層する。本実施例では、図２（ａ）に示すよ
うに、キャリアの導電型がｐ型でその濃度が５×１０15
ｃｍ-3以下のノンドープＧａＡｓバッファ層１２を１０
０００オングストローム、キャリア濃度が４×１０18ｃ
ｍ-3であるＳｉパルスドープＧａＡｓ層１３を８０オン
グストローム、キャリアの導電型がｎ型でその濃度が１
×１０15ｃｍ-3のノンドープＧａＡｓ層キャップ層１４
を４００オングストローム、順次形成する。次に、アン
モニア系エッチング液を用いて、符号Ａ〜Ｃで示される
ＭＥＳＦＥＴの形成予定領域以外の部分をノンドープＧ
ａＡｓバッファ層１２に至るまで約２８００オングスト
ロームメサエッチングを行う（図２（ｂ）図示）。この
とき、ＭＥＳＦＥＴとしてパルスドープ構造を有さない
ものを形成したい場合には、符号Ｃに示されるように、
ノンドープＧａＡｓバッファ層１２が露出するまでその
形成領域に対応する結晶層を除去することも可能であ
る。次に、図２（ｃ）に示すように、ＭＥＳＦＥＴ形成
予定領域、例えば符号Ａ、Ｃで示す領域に、加速電圧３
０ｋｅＶ、ドーズ量５×１０12ｃｍ-2という条件で、Ｓ
ｉをイオン注入する。次に、表面全体に、ＳｉＮｘ膜１
８を８００オングストローム形成した後、Ｔ字型のダミ
ーゲート１５を形成する。このダミーゲート１５をマス
クとして用い、加速電圧９０ｋｅＶ、ドーズ量４×１０
13ｃｍ-2で、Ｓｉをイオン注入する（図３（ａ）図
示）。これにより、不純物領域を形成する。引き続き、
スパッタ法によりＳｉＯ2 膜１９を堆積し、ダミーゲー
ト１５を除去してパターン反転させる（図３（ｂ）図
示）。その後、注入したＳｉを活性化させるためのアニ
ールを８５０℃雰囲気中で、３秒間行う。続いて、通常
の方法により、オーミック電極１６、ゲート電極１７を
形成する。
【００１７】上述の製造方法により、符号Ａ〜Ｃで示す
３種類のＭＥＳＦＥＴが完成する。これらのＭＥＳＦＥ
Ｔに関し、しきい値電圧Ｖthを測定したところ、領域Ａ
のＦＥＴはＶth＝−１．２Ｖ、領域ＢのＦＥＴはＶth＝
−０．７Ｖ、領域ＣのＦＥＴはＶth＝−０．４Ｖであ
り、個々に異なるしきい値電圧Ｖthが得られることが確
認された。
３種類のＭＥＳＦＥＴが完成する。これらのＭＥＳＦＥ
Ｔに関し、しきい値電圧Ｖthを測定したところ、領域Ａ
のＦＥＴはＶth＝−１．２Ｖ、領域ＢのＦＥＴはＶth＝
−０．７Ｖ、領域ＣのＦＥＴはＶth＝−０．４Ｖであ
り、個々に異なるしきい値電圧Ｖthが得られることが確
認された。
【００１８】
【発明の効果】以上説明したように、結晶成長により形
成した半導体層のキャリア濃度及び厚さと、イオン注入
条件の組み合わせにより同一基板上に、Ｖthの異なるＭ
ＥＳＦＥＴを何種類も自由に作製することができるの
で、回路の機能に適したＭＥＳＦＥＴを容易に提供でき
る。よって様々な機能をもった回路を組み合わせた集積
回路、例えばＭＭＩＣなどを作製する方法として有用で
ある。
成した半導体層のキャリア濃度及び厚さと、イオン注入
条件の組み合わせにより同一基板上に、Ｖthの異なるＭ
ＥＳＦＥＴを何種類も自由に作製することができるの
で、回路の機能に適したＭＥＳＦＥＴを容易に提供でき
る。よって様々な機能をもった回路を組み合わせた集積
回路、例えばＭＭＩＣなどを作製する方法として有用で
ある。
【図１】本発明の実施例に係る半導体装置の構造断面図
である。
である。
【図２】本発明の実施例に係る半導体装置の製造方法を
示す図である。
示す図である。
【図３】本発明の実施例に係る半導体装置の製造方法を
示す図である。
示す図である。
【図４】従来のパルスドープ構造を有する半導体装置の
構造断面図である。
構造断面図である。
１１…半絶縁性ＧａＡｓ基板、１２…ノンドープＧａＡ
ｓバッファ層、１３…ＳｉパルスドープＧａＡｓ層、１
４…ノンドープＧａＡｓキャップ層。
ｓバッファ層、１３…ＳｉパルスドープＧａＡｓ層、１
４…ノンドープＧａＡｓキャップ層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/095
Claims (3)
- 【請求項１】 基板上に結晶層が積層されて複数の電界
効果トランジスタ構造を有する半導体装置において、 前記結晶層のいずれか一の結晶層に高濃度のキャリアを
閉じ込めてなるパルスドープ層をチャネルとし、前記パ
ルスドープ層のキャリア濃度及びそのパルスドープ層の
厚さにより規定されるしきい値電圧を有する電界効果ト
ランジスタと、 積層された前記結晶層にイオン注入がなされた該結晶層
をチャネルとし、該結晶層ヘのイオン注入量により規定
されるしきい値電圧を有する電界効果トランジスタと、 前記結晶層のいずれか一の結晶層に高濃度のキャリアを
閉じ込めてなるパルスドープ層にイオン注入がなされた
層をチャネルとし、前記パルスドープ層のキャリア濃度
と、そのパルスドープ層の厚さと、そのパルスドープ層
ヘのイオン注入量により規定されるしきい値電圧を有す
る電界効果トランジスタのうち、 少なくとも２種の電界効果トランジスタが、同一基板上
に集積されていることを特徴とする半導体装置。 - 【請求項２】 複数の電界効果トランジスタを同一基板
上に集積してなる半導体装置の製造方法において、 前記基板上に、バッファ層と、高濃度のキャリアを閉じ
込めることによってチャネルとなるパルスドープ層と、
キャップ層とを順次エピタキシャル成長する第１の工程
と、 前記複数の電界効果トランジスタの形成領域ごとに、前
記結晶層をメサエッチングして素子分離する第２の工程
と、 素子分離された前記複数の電界効果トランジスタの形成
領域のうち所望の形成領域のみに、前記パルスドープ層
に達する深さで不純物をイオン注入する第３の工程と、 素子分離された前記複数の電界効果トランジスタの形成
領域ごとにダミーゲートを形成し、そのダミーゲートを
マスクとしてさらに不純物をイオン注入し、ソース領域
とドレイン領域を形成する第４の工程とを備えることを
特徴とする半導体装置の製造方法。 - 【請求項３】 前記第２の工程でメサエッチングする
際、前記複数の電界効果トランジスタの形成領域のうち
所定の領域を、前記バッファ層が露出するまで除去する
請求項２記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169201A JPH0613550A (ja) | 1992-06-26 | 1992-06-26 | 半導体装置及びその製造方法 |
| KR1019930008535A KR940001466A (ko) | 1992-06-26 | 1993-05-19 | 반도체장치 및 그 제조방법 |
| CA002098855A CA2098855A1 (en) | 1992-06-26 | 1993-06-21 | Semiconductor device and production method thereof |
| EP9393110190A EP0576025A3 (en) | 1992-06-26 | 1993-06-25 | Semiconductor device and method for its manufacture. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4169201A JPH0613550A (ja) | 1992-06-26 | 1992-06-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613550A true JPH0613550A (ja) | 1994-01-21 |
Family
ID=15882085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4169201A Pending JPH0613550A (ja) | 1992-06-26 | 1992-06-26 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0576025A3 (ja) |
| JP (1) | JPH0613550A (ja) |
| KR (1) | KR940001466A (ja) |
| CA (1) | CA2098855A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008530781A (ja) * | 2005-02-04 | 2008-08-07 | レイセオン・カンパニー | ３つの電界効果トランジスタを有するモノリシック集積回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4791072A (en) * | 1984-06-15 | 1988-12-13 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method for making a complementary device containing MODFET |
| JPS63129656A (ja) * | 1986-11-20 | 1988-06-02 | Fujitsu Ltd | 半導体集積回路装置 |
| DE68928395T2 (de) * | 1988-06-28 | 1998-05-14 | Nippon Electric Co | Halbleitervorrichtung mit Verbindungshalbleiterfet mit E/D-Struktur mit hoher Geräuschmarge |
| JPH04101436A (ja) * | 1990-08-21 | 1992-04-02 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
| US5116774A (en) * | 1991-03-22 | 1992-05-26 | Motorola, Inc. | Heterojunction method and structure |
| JPH04326608A (ja) * | 1991-04-26 | 1992-11-16 | Sumitomo Electric Ind Ltd | 発振回路 |
-
1992
- 1992-06-26 JP JP4169201A patent/JPH0613550A/ja active Pending
-
1993
- 1993-05-19 KR KR1019930008535A patent/KR940001466A/ko not_active Ceased
- 1993-06-21 CA CA002098855A patent/CA2098855A1/en not_active Abandoned
- 1993-06-25 EP EP9393110190A patent/EP0576025A3/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008530781A (ja) * | 2005-02-04 | 2008-08-07 | レイセオン・カンパニー | ３つの電界効果トランジスタを有するモノリシック集積回路 |
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| Publication number | Publication date |
|---|---|
| EP0576025A2 (en) | 1993-12-29 |
| EP0576025A3 (en) | 1994-11-30 |
| KR940001466A (ko) | 1994-01-11 |
| CA2098855A1 (en) | 1993-12-27 |
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