JPH04101436A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH04101436A JPH04101436A JP21974790A JP21974790A JPH04101436A JP H04101436 A JPH04101436 A JP H04101436A JP 21974790 A JP21974790 A JP 21974790A JP 21974790 A JP21974790 A JP 21974790A JP H04101436 A JPH04101436 A JP H04101436A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- field effect
- type
- effect transistor
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、いわゆるパルスドープ構造を有する電界効
果トランジスタに関する。
果トランジスタに関する。
パルスドープ構造を有する電界効果トランジスタは、い
わゆる短チヤネル効果の抑制、ゲートのリーク電流およ
び容量か小さい点で利点がある。
わゆる短チヤネル効果の抑制、ゲートのリーク電流およ
び容量か小さい点で利点がある。
従来のパルスドープ構造を有する電界効果トランジスタ
として、”ＯＭＶＰＥ ｇｒｏｗｎ ＧａＡｓ ＭＥＳ
ＦＥＴｓｖｊｔｈ ５ｔｅｐ−ｄｏｐｅｄ ｃｈａｎｎ
ｅｌ ｒｏｒ ＭＭＩＣｓ ” と題する論文（１９８
８年１１月６日乃至９日にテネシー州のナシュビルで開
催されたＧａＡｓ ＩＣＣシンポジウム報、ｐｐ、 ２
９７−３００）か知られている。
として、”ＯＭＶＰＥ ｇｒｏｗｎ ＧａＡｓ ＭＥＳ
ＦＥＴｓｖｊｔｈ ５ｔｅｐ−ｄｏｐｅｄ ｃｈａｎｎ
ｅｌ ｒｏｒ ＭＭＩＣｓ ” と題する論文（１９８
８年１１月６日乃至９日にテネシー州のナシュビルで開
催されたＧａＡｓ ＩＣＣシンポジウム報、ｐｐ、 ２
９７−３００）か知られている。
第３図は、上記電界効果トランジスタの構造を示す断面
図である。この電界効果トランジスタは、半絶縁性Ｇａ
Ａｓ基板１上に成長させたアンドブのｐ−型ＧａＡｓ層
２、膜厚の小さいドープされた０＋型ＧａＡｓ層３、こ
れより不純物濃度の低いアンドープのｎ 型ＧａＡｓ層
４から成るパルス構造を有する。
図である。この電界効果トランジスタは、半絶縁性Ｇａ
Ａｓ基板１上に成長させたアンドブのｐ−型ＧａＡｓ層
２、膜厚の小さいドープされた０＋型ＧａＡｓ層３、こ
れより不純物濃度の低いアンドープのｎ 型ＧａＡｓ層
４から成るパルス構造を有する。
しかしなから、従来のパルストープ構造を有する電界効
果トランジスタは、ペテロ接合界面に形成される２次元
電子ガス層をチャネル層に使用するＨＥＭＴに比べると
、キャリアの閉込め効果が低く、相互コンダクタンス等
のＦＥＴ特性か劣っていた。
果トランジスタは、ペテロ接合界面に形成される２次元
電子ガス層をチャネル層に使用するＨＥＭＴに比べると
、キャリアの閉込め効果が低く、相互コンダクタンス等
のＦＥＴ特性か劣っていた。
そこで本発明は、パルスドープ構造を有する電界効果ト
ランジスタにおける相互コンダクタンス等のＦＥＴ特性
の改善を目的とする。
ランジスタにおける相互コンダクタンス等のＦＥＴ特性
の改善を目的とする。
上記課題を達成する為、本発明は第１導電型（例えばｐ
型）バッファ層が形成され、このバッファ層上に不純物
かドープされた第２導電型（例えばｎ型）チャネル層が
形成され、このチャネル層上に上記チャネル層より不純
物濃度の低いアンドープの第２導電型（例えばｎ型）キ
ャップ層が形成されたパルスドープ構造の電界効果トラ
ンジスタにおいて、上記バッファ層と上記チャネル層と
の間に、当該バッファ層より不純物濃度の高い第１導電
型（例えばｐ型）の半導体層がさらに介在されている。
型）バッファ層が形成され、このバッファ層上に不純物
かドープされた第２導電型（例えばｎ型）チャネル層が
形成され、このチャネル層上に上記チャネル層より不純
物濃度の低いアンドープの第２導電型（例えばｎ型）キ
ャップ層が形成されたパルスドープ構造の電界効果トラ
ンジスタにおいて、上記バッファ層と上記チャネル層と
の間に、当該バッファ層より不純物濃度の高い第１導電
型（例えばｐ型）の半導体層がさらに介在されている。
本発明は以上のように構成されているので、不純物濃度
の高い結晶成長層を挿入することによりｐｎ接合部にお
ける電界の勾配か急峻になり、キャリアの閉込め効果が
増大する。
の高い結晶成長層を挿入することによりｐｎ接合部にお
ける電界の勾配か急峻になり、キャリアの閉込め効果が
増大する。
以下、本発明の一実施例に係る電界効果トランジスタ（
以下、ＦＥＴ）を添附図面に基づき説明する。なお、説
明において同一要素には同一符号を使用し、重複する説
明は省略する。
以下、ＦＥＴ）を添附図面に基づき説明する。なお、説
明において同一要素には同一符号を使用し、重複する説
明は省略する。
第１図は、本発明の一実施例に係るＧａＡｓを用いたＭ
ＥＳＦＥＴの構成を示す。この実施例に係るＦＥＴは、
半絶縁性ＧａＡｓ基板１上に形成されたパルストープ構
造Ｐと、その表面に形成されたソース電極Ｓ１ ドレイ
ン電極り及びゲート電極Ｇを含んで構成されている。パ
ルスドープ構造Ｐのソース電極Ｓおよびドレイン電極り
の下方には自己整合によりｎ＋イオンか注入された不純
物注入領域が形成されている。
ＥＳＦＥＴの構成を示す。この実施例に係るＦＥＴは、
半絶縁性ＧａＡｓ基板１上に形成されたパルストープ構
造Ｐと、その表面に形成されたソース電極Ｓ１ ドレイ
ン電極り及びゲート電極Ｇを含んで構成されている。パ
ルスドープ構造Ｐのソース電極Ｓおよびドレイン電極り
の下方には自己整合によりｎ＋イオンか注入された不純
物注入領域が形成されている。
このパルス構造Ｐにはバッファ層、チャネル層及びキャ
ップ層が含まれている。この実施例では、バッファ層と
してアンドープのｐ 型ＧａＡｓ層２、チャネル層とし
てｎ＋型ＧａＡｓ層３、キャップ層としてｎ＋型ＧａＡ
ｓ層３より不純物濃度の低いｎ−型ＧａＡｓ層４を使用
し、ｐ−型ＧａＡｓ層２とｎ＋型ＧａＡｓ層３との間に
、ＧａＡｓ層２より不純物濃度の高いｐ＋型ＧａＡｓ層
５を介在している。このｐ＋型ＧａＡｓ層５を介在する
ことにより、このパルスドープ構造Ｐに逆バイアスが印
加されたとき、電界の傾きが急峻になり、キャリアの閉
込め効果が向上する。その為、キャリアはチャネル層か
ら漏れることなく、ソースとドレイン間を流れ、相互コ
ンダクタンスが向上する。
ップ層が含まれている。この実施例では、バッファ層と
してアンドープのｐ 型ＧａＡｓ層２、チャネル層とし
てｎ＋型ＧａＡｓ層３、キャップ層としてｎ＋型ＧａＡ
ｓ層３より不純物濃度の低いｎ−型ＧａＡｓ層４を使用
し、ｐ−型ＧａＡｓ層２とｎ＋型ＧａＡｓ層３との間に
、ＧａＡｓ層２より不純物濃度の高いｐ＋型ＧａＡｓ層
５を介在している。このｐ＋型ＧａＡｓ層５を介在する
ことにより、このパルスドープ構造Ｐに逆バイアスが印
加されたとき、電界の傾きが急峻になり、キャリアの閉
込め効果が向上する。その為、キャリアはチャネル層か
ら漏れることなく、ソースとドレイン間を流れ、相互コ
ンダクタンスが向上する。
また、ＨＥＭＴなとのへテロ接合を利用したＦＥＴと比
べて、同種半導体を用いたホモ接合のみを使用している
ので、製造が簡単である。
べて、同種半導体を用いたホモ接合のみを使用している
ので、製造が簡単である。
さらに、閉込め効果が大きく相互コンダクタンス等のＦ
ＥＴ特性が改善されることから低雑音ＦＥＴに利用する
と効果的である。
ＥＴ特性が改善されることから低雑音ＦＥＴに利用する
と効果的である。
第２図は本実施例と従来例に係る電界効果トランジスタ
のバンド図を示す。従来例のエネルギ線はチャネル層の
下方で緩やかであるが、本実施例のエネルギ線はチャネ
ル層の下方で一段と急になっていることか分る。その為
、キャリアは十分にチャネル層であるｎ型ＧａＡｓ層３
内に閉込められ、相互コンダクタンスが向上する。
のバンド図を示す。従来例のエネルギ線はチャネル層の
下方で緩やかであるが、本実施例のエネルギ線はチャネ
ル層の下方で一段と急になっていることか分る。その為
、キャリアは十分にチャネル層であるｎ型ＧａＡｓ層３
内に閉込められ、相互コンダクタンスが向上する。
なお、本発明は上記実施例に限定されるものではない。
例えば、使用する化合物半導体はＧａＡｓに限定されな
い。また、上記実施例では第１導電型としてｐ型、第２
導電型としてｎ型を使用したが、これを逆に使用しても
よい。
い。また、上記実施例では第１導電型としてｐ型、第２
導電型としてｎ型を使用したが、これを逆に使用しても
よい。
本発明は、以上説明したように構成されているので、パ
ルスドープ構造においてキャリアをチャネル層に閉込め
る効果が高くなり、相互コンダクタンス等のＦＥＴの特
性か向上する。
ルスドープ構造においてキャリアをチャネル層に閉込め
る効果が高くなり、相互コンダクタンス等のＦＥＴの特
性か向上する。
第１図は本発明の一実施例に係るＧａＡｓを用いたＭＥ
ＳＦＥＴの構成を示す縦断面図、第２図は本実施例と従
来例を比較したバンド図、第３図は従来技術に係る電界
効果トランジスタを示す縦断面図である。 １ 半絶縁性ＧａＡｓ基板、２− ｐ−型ＧａＡｓ層、
３− ｎ＋型ＧａＡｓ層、４・・ｎ−型ＧａＡｓ層、５
− ｐ＋型ＧａＡｓ層、ｓ−＝ソース電極、Ｄ トレイ
ン電極、Ｇ・・ゲート電極、Ｐ・・・パルスト−プ構造
。
ＳＦＥＴの構成を示す縦断面図、第２図は本実施例と従
来例を比較したバンド図、第３図は従来技術に係る電界
効果トランジスタを示す縦断面図である。 １ 半絶縁性ＧａＡｓ基板、２− ｐ−型ＧａＡｓ層、
３− ｎ＋型ＧａＡｓ層、４・・ｎ−型ＧａＡｓ層、５
− ｐ＋型ＧａＡｓ層、ｓ−＝ソース電極、Ｄ トレイ
ン電極、Ｇ・・ゲート電極、Ｐ・・・パルスト−プ構造
。
Claims (1)
- 【特許請求の範囲】 第１導電型バッファ層と、前記バッファ層上に形成され
不純物がドープされた第２導電型チャネル層と、前記チ
ャネル層上に形成され前記チャネル層より不純物濃度の
低い第２導電型キャップ層を含むパルスドープ構造の電
界効果トランジスタにおいて、 前記バッファ層と前記チャネル層との間に、前記バッフ
ァ層より不純物濃度の高い第１導電型の半導体層がさら
に介在されていることを特徴とする電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21974790A JPH04101436A (ja) | 1990-08-21 | 1990-08-21 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21974790A JPH04101436A (ja) | 1990-08-21 | 1990-08-21 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04101436A true JPH04101436A (ja) | 1992-04-02 |
Family
ID=16740361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21974790A Pending JPH04101436A (ja) | 1990-08-21 | 1990-08-21 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04101436A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0576025A3 (en) * | 1992-06-26 | 1994-11-30 | Sumitomo Electric Industries | Semiconductor device and method for its manufacture. |
| US6333523B1 (en) | 1998-10-30 | 2001-12-25 | Sumitomo Electric Industries, Ltd. | Field-effect transistor |
-
1990
- 1990-08-21 JP JP21974790A patent/JPH04101436A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0576025A3 (en) * | 1992-06-26 | 1994-11-30 | Sumitomo Electric Industries | Semiconductor device and method for its manufacture. |
| US6333523B1 (en) | 1998-10-30 | 2001-12-25 | Sumitomo Electric Industries, Ltd. | Field-effect transistor |
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