JPH0613552A - ヘテロ接合バイポーラトランジスタ集積回路装置およびその製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタ集積回路装置およびその製造方法Info
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- JPH0613552A JPH0613552A JP4165846A JP16584692A JPH0613552A JP H0613552 A JPH0613552 A JP H0613552A JP 4165846 A JP4165846 A JP 4165846A JP 16584692 A JP16584692 A JP 16584692A JP H0613552 A JPH0613552 A JP H0613552A
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- heterojunction bipolar
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ヘテロ接合バイポーラトランジスタを能動素
子とし、これと容量等の受動素子とを組み合わせた集積
回路装置およびその製造方法に関するもので、工程数を
増加させることなく容量を積層型として形成でき、大き
な容量であってもその面積を従来に比べ約半分以下と
し、もって大幅なコスト低減を可能とする。 【構成】 基板１上に、コレクタ層３とベース層４と少
なくとも前記ベース層４よりも禁制帯幅の広い材料から
なるエミッタ層５との少なくとも３層を積層した多層膜
構造材料と、ヘテロ接合バイポーラトランジスタのコレ
クタ電極１１と同時に形成され同一の金属からなるコレ
クタ電極金属１１ａと、対向電極として前記コレクタ電
極金属１１ａを含む積層型容量とを有する。
子とし、これと容量等の受動素子とを組み合わせた集積
回路装置およびその製造方法に関するもので、工程数を
増加させることなく容量を積層型として形成でき、大き
な容量であってもその面積を従来に比べ約半分以下と
し、もって大幅なコスト低減を可能とする。 【構成】 基板１上に、コレクタ層３とベース層４と少
なくとも前記ベース層４よりも禁制帯幅の広い材料から
なるエミッタ層５との少なくとも３層を積層した多層膜
構造材料と、ヘテロ接合バイポーラトランジスタのコレ
クタ電極１１と同時に形成され同一の金属からなるコレ
クタ電極金属１１ａと、対向電極として前記コレクタ電
極金属１１ａを含む積層型容量とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、高度な情報処理や通信
システムに必要となる高速の半導体装置に利用できる、
ヘテロ接合バイポーラトランジスタ集積回路装置および
その製造方法に関するものである。
システムに必要となる高速の半導体装置に利用できる、
ヘテロ接合バイポーラトランジスタ集積回路装置および
その製造方法に関するものである。
【０００２】
【従来の技術】近年における高度情報化社会の発達によ
り、半導体素子の高速化、高集積化等、高性能化のため
の研究開発がさかんに行われている。
り、半導体素子の高速化、高集積化等、高性能化のため
の研究開発がさかんに行われている。
【０００３】特にエミッタの禁制帯幅がベースより広い
構造を有するヘテロ接合バイポーラトランジスタは、高
速化に適した半導体素子であり、これを能動素子とし、
抵抗や容量などの受動素子と組み合わせた高速集積回路
装置が注目されている。
構造を有するヘテロ接合バイポーラトランジスタは、高
速化に適した半導体素子であり、これを能動素子とし、
抵抗や容量などの受動素子と組み合わせた高速集積回路
装置が注目されている。
【０００４】以下、図面を参照しながら従来のヘテロ接
合バイポーラトランジスタ集積回路装置およびその製造
方法について説明する。
合バイポーラトランジスタ集積回路装置およびその製造
方法について説明する。
【０００５】図４(ａ)，(ｂ)，(ｃ)，(ｄ)，(ｅ)は、従
来のヘテロ接合バイポーラトランジスタ集積回路装置お
よびその製造方法を示した構造断面図である。
来のヘテロ接合バイポーラトランジスタ集積回路装置お
よびその製造方法を示した構造断面図である。
【０００６】図４(ａ)，(ｂ)，(ｃ)，(ｄ)，(ｅ)におい
て、１は集積回路装置の基板、２はコレクタコンタクト
層、３はコレクタ層、４はベース層、５は前記ベース層
４よりも禁制帯幅の広い材料からなるエミッタ層、６は
エミッタキャップ層、７は素子間分離のための高抵抗
層、８は半導体素子の保護膜となる第一の絶縁膜、９は
エミッタ電極、１０はベース電極、１１はコレクタ電
極、１２は一層配線金属１３を用いた配線のための第二
の絶縁膜、１３ａは前記一層配線金属１３からなり容量
の一方の対向電極となる一層配線電極、１４は二層配線
金属１５による多層配線の層間絶縁と容量の電極間誘電
体とを兼ねた第三の絶縁膜、１５ａは前記二層配線金属
１５からなり容量の他方の対向電極となる二層配線電極
である。
て、１は集積回路装置の基板、２はコレクタコンタクト
層、３はコレクタ層、４はベース層、５は前記ベース層
４よりも禁制帯幅の広い材料からなるエミッタ層、６は
エミッタキャップ層、７は素子間分離のための高抵抗
層、８は半導体素子の保護膜となる第一の絶縁膜、９は
エミッタ電極、１０はベース電極、１１はコレクタ電
極、１２は一層配線金属１３を用いた配線のための第二
の絶縁膜、１３ａは前記一層配線金属１３からなり容量
の一方の対向電極となる一層配線電極、１４は二層配線
金属１５による多層配線の層間絶縁と容量の電極間誘電
体とを兼ねた第三の絶縁膜、１５ａは前記二層配線金属
１５からなり容量の他方の対向電極となる二層配線電極
である。
【０００７】まず、半絶縁性ＧａＡｓからなる基板１上
に、高濃度ｎ型ＧａＡｓからなるコレクタコンタクト層
２と、ｎ型ＧａＡｓからなるコレクタ層３と、高濃度ｐ
型ＧａＡｓからなるベース層４と、Ｎ型Ａｌ0.3Ｇａ0.7
Ａｓからなるエミッタ層５と、高濃度ｎ型ＧａＡｓから
なるエミッタキャップ層６とを積層した多層膜構造材料
を形成後、選択イオン注入により素子間分離のための高
抵抗層７を形成する（図４(ａ)）。
に、高濃度ｎ型ＧａＡｓからなるコレクタコンタクト層
２と、ｎ型ＧａＡｓからなるコレクタ層３と、高濃度ｐ
型ＧａＡｓからなるベース層４と、Ｎ型Ａｌ0.3Ｇａ0.7
Ａｓからなるエミッタ層５と、高濃度ｎ型ＧａＡｓから
なるエミッタキャップ層６とを積層した多層膜構造材料
を形成後、選択イオン注入により素子間分離のための高
抵抗層７を形成する（図４(ａ)）。
【０００８】次に、エミッタ領域を残し前記ベース層４
を露呈してエミッタメサを形成後、半導体素子の保護膜
として全面に第一の絶縁膜８を形成する（図４(ｂ)）。
を露呈してエミッタメサを形成後、半導体素子の保護膜
として全面に第一の絶縁膜８を形成する（図４(ｂ)）。
【０００９】次に前記エミッタキャップ層６上、前記ベ
ース層４上および前記コレクタコンタクト層２上にそれ
ぞれエミッタ電極９、ベース電極１０およびコレクタ電
極１１を形成する（図４(ｃ)）。
ース層４上および前記コレクタコンタクト層２上にそれ
ぞれエミッタ電極９、ベース電極１０およびコレクタ電
極１１を形成する（図４(ｃ)）。
【００１０】次に全面を第二の絶縁膜１２で覆ったの
ち、前記エミッタ電極９、前記ベース電極１０および前
記コレクタ電極１１を配線するためのコンタクトホール
を形成後、一層配線金属１３からなる第一層配線を形成
する。ここで同時に前記一層配線金属１３の一部を用
い、容量の一方の対向電極としての一層配線電極１３ａ
を形成する（図４(ｄ)）。
ち、前記エミッタ電極９、前記ベース電極１０および前
記コレクタ電極１１を配線するためのコンタクトホール
を形成後、一層配線金属１３からなる第一層配線を形成
する。ここで同時に前記一層配線金属１３の一部を用
い、容量の一方の対向電極としての一層配線電極１３ａ
を形成する（図４(ｄ)）。
【００１１】次に全面を第三の絶縁膜１４で覆ったのち
再びコンタクトホールを形成し、二層配線金属１５を用
いた第二層配線を形成する。ここで、前記一層配線電極
１３ａに対し前記二層配線金属１５の一部からなる二層
配線電極１５ａを他方の対向電極とした容量を形成し、
受動素子として容量を具備したヘテロ接合バイポーラト
ランジスタ集積回路装置が形成される（図４(ｅ)）。
再びコンタクトホールを形成し、二層配線金属１５を用
いた第二層配線を形成する。ここで、前記一層配線電極
１３ａに対し前記二層配線金属１５の一部からなる二層
配線電極１５ａを他方の対向電極とした容量を形成し、
受動素子として容量を具備したヘテロ接合バイポーラト
ランジスタ集積回路装置が形成される（図４(ｅ)）。
【００１２】
【発明が解決しようとする課題】しかしながら上記のよ
うな構造では、第三の絶縁膜１４を電極間誘電体とし、
一層配線電極１３ａと二層配線電極１５ａとを対向電極
とした単層型の容量であるため、容量値はその面積に比
例し、大きな容量が必要な場合、直接そのチップ面積が
増大してしまう。これは、例えば３０ｐＦ程度の容量が
必要なアナログ系集積回路装置の場合、前記第三の絶縁
膜１４が膜厚５００ｎｍの窒化珪素であるとすると、そ
の容量の面積は約０．２５ｍｍ2必要である。
うな構造では、第三の絶縁膜１４を電極間誘電体とし、
一層配線電極１３ａと二層配線電極１５ａとを対向電極
とした単層型の容量であるため、容量値はその面積に比
例し、大きな容量が必要な場合、直接そのチップ面積が
増大してしまう。これは、例えば３０ｐＦ程度の容量が
必要なアナログ系集積回路装置の場合、前記第三の絶縁
膜１４が膜厚５００ｎｍの窒化珪素であるとすると、そ
の容量の面積は約０．２５ｍｍ2必要である。
【００１３】一方、エミッタ面積が２ｘ２０μｍ2のヘ
テロ接合バイポーラトランジスタからなる能動素子単体
の占有面積は約６００μｍ2であり、その集積度を２０
素子とした場合でも、能動素子全体の占有面積はたかだ
か０．０１２ｍｍ2で、その集積回路装置のチップ面積
はほぼ容量の面積で決定されることに起因している。
テロ接合バイポーラトランジスタからなる能動素子単体
の占有面積は約６００μｍ2であり、その集積度を２０
素子とした場合でも、能動素子全体の占有面積はたかだ
か０．０１２ｍｍ2で、その集積回路装置のチップ面積
はほぼ容量の面積で決定されることに起因している。
【００１４】このチップ面積の増大は、一般にヘテロ接
合バイポーラトランジスタが形成される基板１が化合物
であることが多く、基板１そのものが高価であること、
およびウェハー１枚あたりの収率が低下することから、
コストが大幅に上昇するという課題を有していた。
合バイポーラトランジスタが形成される基板１が化合物
であることが多く、基板１そのものが高価であること、
およびウェハー１枚あたりの収率が低下することから、
コストが大幅に上昇するという課題を有していた。
【００１５】本発明は上記課題に鑑み、容量を、ヘテロ
接合バイポーラトランジスタの電極金属もしくは低抵抗
なコンタクト層を対向電極として含む積層型として形成
することにより、大きな容量が必要な場合であっても、
そのチップ面積を従来に比べ約半分以下とし、もってコ
ストを大幅に低減したヘテロ接合バイポーラトランジス
タ集積回路装置およびその製造方法を提供するものであ
る。
接合バイポーラトランジスタの電極金属もしくは低抵抗
なコンタクト層を対向電極として含む積層型として形成
することにより、大きな容量が必要な場合であっても、
そのチップ面積を従来に比べ約半分以下とし、もってコ
ストを大幅に低減したヘテロ接合バイポーラトランジス
タ集積回路装置およびその製造方法を提供するものであ
る。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、本発明のヘテロ接合バイポーラトランジスタおよび
その製造方法は、その構造として、ヘテロ接合バイポー
ラトランジスタと、複数の対向電極からなる容量とを少
なくとも有し、前記複数の対向電極に前記ヘテロ接合バ
イポーラトランジスタの電極金属からなる前記対向電極
が含まれているものである。
に、本発明のヘテロ接合バイポーラトランジスタおよび
その製造方法は、その構造として、ヘテロ接合バイポー
ラトランジスタと、複数の対向電極からなる容量とを少
なくとも有し、前記複数の対向電極に前記ヘテロ接合バ
イポーラトランジスタの電極金属からなる前記対向電極
が含まれているものである。
【００１７】また他の構造として、ヘテロ接合バイポー
ラトランジスタと、複数の対向電極からなる容量とを少
なくとも有し、前記複数の対向電極に前記ヘテロ接合バ
イポーラトランジスタを形成する多層膜構造材料の一部
からなる前記対向電極が含まれているものである。
ラトランジスタと、複数の対向電極からなる容量とを少
なくとも有し、前記複数の対向電極に前記ヘテロ接合バ
イポーラトランジスタを形成する多層膜構造材料の一部
からなる前記対向電極が含まれているものである。
【００１８】さらにその製造方法としては、基板上に、
第１導電型のコレクタ層と、第２導電型のベース層と、
第１導電型であって少なくとも前記ベース層よりも禁制
帯幅の広い材料からなるエミッタ層との少なくとも３層
からなる多層膜構造材料を形成する工程と、エミッタ領
域またはコレクタ領域以外全面の前記ベース層を露呈す
る工程と、コレクタもしくはエミッタの電極と容量の一
方の対向電極とになる電極金属を、同時に、かつ露呈し
た前記ベース層表面とほぼ等しい高さに形成する工程
と、一部を前記容量の他方の対向電極とした配線金属に
よる配線を形成する工程とを含んだものである。
第１導電型のコレクタ層と、第２導電型のベース層と、
第１導電型であって少なくとも前記ベース層よりも禁制
帯幅の広い材料からなるエミッタ層との少なくとも３層
からなる多層膜構造材料を形成する工程と、エミッタ領
域またはコレクタ領域以外全面の前記ベース層を露呈す
る工程と、コレクタもしくはエミッタの電極と容量の一
方の対向電極とになる電極金属を、同時に、かつ露呈し
た前記ベース層表面とほぼ等しい高さに形成する工程
と、一部を前記容量の他方の対向電極とした配線金属に
よる配線を形成する工程とを含んだものである。
【００１９】また他の製造方法としては、基板上に、第
１導電型のコレクタ層と、第２導電型のベース層と、第
１導電型であって少なくとも前記ベース層よりも禁制帯
幅の広い材料からなるエミッタ層と、第１導電型であっ
て前記コレクタ層よりも低抵抗であるコレクタコンタク
ト層または前記エミッタ層よりも低抵抗であるエミッタ
コンタクト層の少なくとも４層からなる多層膜構造材料
を形成する工程と、前記コレクタコンタクト層または前
記エミッタコンタクト層の一部を容量の一方の対向電極
とし、前記一方の対向電極を配線接続するためのコレク
タ電極金属もしくはエミッタ電極金属とコレクタ電極も
しくはエミッタ電極とを同時に形成する工程と、一部が
前記容量の他方の対向電極である配線金属により配線を
形成する工程とを含んだものである。
１導電型のコレクタ層と、第２導電型のベース層と、第
１導電型であって少なくとも前記ベース層よりも禁制帯
幅の広い材料からなるエミッタ層と、第１導電型であっ
て前記コレクタ層よりも低抵抗であるコレクタコンタク
ト層または前記エミッタ層よりも低抵抗であるエミッタ
コンタクト層の少なくとも４層からなる多層膜構造材料
を形成する工程と、前記コレクタコンタクト層または前
記エミッタコンタクト層の一部を容量の一方の対向電極
とし、前記一方の対向電極を配線接続するためのコレク
タ電極金属もしくはエミッタ電極金属とコレクタ電極も
しくはエミッタ電極とを同時に形成する工程と、一部が
前記容量の他方の対向電極である配線金属により配線を
形成する工程とを含んだものである。
【００２０】
【作用】本発明では、上記した構造および方法により、
工程数を増加させることなく容量を積層型として形成で
き、大きな容量であってもその面積を従来に比べ約半分
以下とし、もってコストを大幅に低減することが可能と
なる。さらに、積層型の前記容量の対向電極にヘテロ接
合バイポーラトランジスタの電極金属を用いることによ
り、エミッタメサもしくはコレクタメサを除きほぼ平坦
となり、配線形成の容易な形状となる。また、積層型の
前記容量の対向電極に、ヘテロ接合バイポーラトランジ
スタを形成する多層膜構造材料の一部を用いることによ
り、電極金属に比べ熱膨張係数の差が少ないため製造工
程での熱履歴の余裕度が大きくなり、もって製造歩留り
の向上が可能となる。
工程数を増加させることなく容量を積層型として形成で
き、大きな容量であってもその面積を従来に比べ約半分
以下とし、もってコストを大幅に低減することが可能と
なる。さらに、積層型の前記容量の対向電極にヘテロ接
合バイポーラトランジスタの電極金属を用いることによ
り、エミッタメサもしくはコレクタメサを除きほぼ平坦
となり、配線形成の容易な形状となる。また、積層型の
前記容量の対向電極に、ヘテロ接合バイポーラトランジ
スタを形成する多層膜構造材料の一部を用いることによ
り、電極金属に比べ熱膨張係数の差が少ないため製造工
程での熱履歴の余裕度が大きくなり、もって製造歩留り
の向上が可能となる。
【００２１】
【実施例】以下、本発明の一実施例としてのヘテロ接合
バイポーラトランジスタ集積回路装置およびその製造方
法について、図面を参照しながら説明する。
バイポーラトランジスタ集積回路装置およびその製造方
法について、図面を参照しながら説明する。
【００２２】図１は本発明の一実施例としてのヘテロ接
合バイポーラトランジスタ集積回路装置の構造断面図、
図２(ａ)，(ｂ)，(ｃ)，(ｄ)，(ｅ)および図３(ａ)，
(ｂ)，(ｃ)，(ｄ)，(ｅ)は、それぞれ本発明の一実施例
におけるヘテロ接合バイポーラトランジスタ集積回路装
置およびその製造方法を示した構造断面図である。
合バイポーラトランジスタ集積回路装置の構造断面図、
図２(ａ)，(ｂ)，(ｃ)，(ｄ)，(ｅ)および図３(ａ)，
(ｂ)，(ｃ)，(ｄ)，(ｅ)は、それぞれ本発明の一実施例
におけるヘテロ接合バイポーラトランジスタ集積回路装
置およびその製造方法を示した構造断面図である。
【００２３】まず、図１および図２(ａ)，(ｂ)，(ｃ)，
(ｄ)，(ｅ)を用い本発明の一実施例におけるヘテロ接合
バイポーラトランジスタ集積回路装置およびその製造方
法について、以下に説明する。
(ｄ)，(ｅ)を用い本発明の一実施例におけるヘテロ接合
バイポーラトランジスタ集積回路装置およびその製造方
法について、以下に説明する。
【００２４】図１および図２(ａ)，(ｂ)，(ｃ)，(ｄ)，
(ｅ)において、１１ａは、コレクタ電極１１形成時に同
時に容量の一方の対向電極として形成したコレクタ電極
金属であり、その他の構成は、従来例として図４(ａ)，
(ｂ)，(ｃ)，(ｄ)，(ｅ)に示したヘテロ接合バイポーラ
トランジスタ集積回路装置およびその製造方法と同じで
あるので、同一構成部分には同一番号を付して詳細な説
明を省略する。
(ｅ)において、１１ａは、コレクタ電極１１形成時に同
時に容量の一方の対向電極として形成したコレクタ電極
金属であり、その他の構成は、従来例として図４(ａ)，
(ｂ)，(ｃ)，(ｄ)，(ｅ)に示したヘテロ接合バイポーラ
トランジスタ集積回路装置およびその製造方法と同じで
あるので、同一構成部分には同一番号を付して詳細な説
明を省略する。
【００２５】まず図４(ａ)，(ｂ)，(ｃ)，(ｄ)，(ｅ)で
示した従来例と同様の材料を用い、基板１上に、コレク
タコンタクト層２、コレクタ層３、ベース層４、エミッ
タ層５、エミッタキャップ層６を積層した多層膜構造材
料を形成後、素子間分離のための高抵抗層７を形成する
（図２(ａ)）。
示した従来例と同様の材料を用い、基板１上に、コレク
タコンタクト層２、コレクタ層３、ベース層４、エミッ
タ層５、エミッタキャップ層６を積層した多層膜構造材
料を形成後、素子間分離のための高抵抗層７を形成する
（図２(ａ)）。
【００２６】さらに従来例と同様に、エミッタ領域を残
し前記ベース層４を露呈してエミッタメサを形成後、半
導体素子の保護膜として全面に第一の絶縁膜８を形成す
る（図２(ｂ)）。
し前記ベース層４を露呈してエミッタメサを形成後、半
導体素子の保護膜として全面に第一の絶縁膜８を形成す
る（図２(ｂ)）。
【００２７】次に前記エミッタキャップ層６上および前
記ベース層４上にそれぞれエミッタ電極９およびベース
電極１０を形成し、さらに前記高抵抗層７により分離さ
れた前記コレクタコンタクト層２上に、それぞれヘテロ
接合バイポーラトランジスタのコレクタ電極１１と容量
の一方の対向電極となるコレクタ電極金属１１ａとを同
時に形成する（図２(ｃ)）。
記ベース層４上にそれぞれエミッタ電極９およびベース
電極１０を形成し、さらに前記高抵抗層７により分離さ
れた前記コレクタコンタクト層２上に、それぞれヘテロ
接合バイポーラトランジスタのコレクタ電極１１と容量
の一方の対向電極となるコレクタ電極金属１１ａとを同
時に形成する（図２(ｃ)）。
【００２８】次に全面を第二の絶縁膜１２で覆ったの
ち、前記エミッタ電極９、前記ベース電極１０、前記コ
レクタ電極１１および前記コレクタ電極金属１１ａを配
線するためのコンタクトホールを形成後、一層配線金属
１３からなる第一層配線を形成する。ここで同時に前記
一層配線金属１３の一部を用い、容量における前記コレ
クタ電極金属１１ａに対する対向電極として一層配線電
極１３ａを形成する（図２(ｄ)）。
ち、前記エミッタ電極９、前記ベース電極１０、前記コ
レクタ電極１１および前記コレクタ電極金属１１ａを配
線するためのコンタクトホールを形成後、一層配線金属
１３からなる第一層配線を形成する。ここで同時に前記
一層配線金属１３の一部を用い、容量における前記コレ
クタ電極金属１１ａに対する対向電極として一層配線電
極１３ａを形成する（図２(ｄ)）。
【００２９】次に全面を第三の絶縁膜１４で覆ったのち
再びコンタクトホールを形成し、二層配線金属１５を用
いた第二層配線を形成する。ここで、前記コレクタ電極
金属１１ａと前記二層配線金属１５の一部からなる二層
配線電極１５ａとを配線接続し、前記一層配線電極１３
ａに対する対向電極とした積層型容量を形成し、受動素
子として容量を具備したヘテロ接合バイポーラトランジ
スタ集積回路装置が形成される（図２(ｅ)および図
１）。
再びコンタクトホールを形成し、二層配線金属１５を用
いた第二層配線を形成する。ここで、前記コレクタ電極
金属１１ａと前記二層配線金属１５の一部からなる二層
配線電極１５ａとを配線接続し、前記一層配線電極１３
ａに対する対向電極とした積層型容量を形成し、受動素
子として容量を具備したヘテロ接合バイポーラトランジ
スタ集積回路装置が形成される（図２(ｅ)および図
１）。
【００３０】以上のように図１および図２(ａ)，(ｂ)，
(ｃ)，(ｄ)，(ｅ)に示す実施例によれば、容量が、コレ
クタ電極金属１１ａと二層配線電極１５ａとからなる一
方の対向電極と、一層配線電極１３ａからなる他方の対
向電極とを有した積層型容量となる。よって大きな容量
であってもその面積を従来に比べ約半分とし、コストを
大幅に低減することが可能となる。さらに、エミッタメ
サを除きほぼ平坦な形状であり配線形成等の製造工程で
の余裕度が大きくなり、もって製造歩留りの向上が可能
となる。
(ｃ)，(ｄ)，(ｅ)に示す実施例によれば、容量が、コレ
クタ電極金属１１ａと二層配線電極１５ａとからなる一
方の対向電極と、一層配線電極１３ａからなる他方の対
向電極とを有した積層型容量となる。よって大きな容量
であってもその面積を従来に比べ約半分とし、コストを
大幅に低減することが可能となる。さらに、エミッタメ
サを除きほぼ平坦な形状であり配線形成等の製造工程で
の余裕度が大きくなり、もって製造歩留りの向上が可能
となる。
【００３１】次に、図３(ａ)，(ｂ)，(ｃ)，(ｄ)，(ｅ)
を用い、本発明の一実施例におけるヘテロ接合バイポー
ラトランジスタ集積回路装置およびその製造方法につい
て、以下に説明する。
を用い、本発明の一実施例におけるヘテロ接合バイポー
ラトランジスタ集積回路装置およびその製造方法につい
て、以下に説明する。
【００３２】図３(ａ)，(ｂ)，(ｃ)，(ｄ)，(ｅ)におい
て、２ａはコレクタコンタクト層２が高抵抗層７で分離
され、後工程で容量の一方の対向電極となる第二のコレ
クタコンタクト層、１１ｂは、コレクタ電極１１形成時
に同時に前記第二のコレクタコンタクト層２ａの配線接
続のために形成した第二のコレクタ電極金属であり、そ
の他の構成は、従来例として図４(ａ)，(ｂ)，(ｃ)，
(ｄ)，(ｅ)に示したヘテロ接合バイポーラトランジスタ
集積回路装置およびその製造方法と同じであるので、同
一構成部分には同一番号を付して詳細な説明を省略す
る。
て、２ａはコレクタコンタクト層２が高抵抗層７で分離
され、後工程で容量の一方の対向電極となる第二のコレ
クタコンタクト層、１１ｂは、コレクタ電極１１形成時
に同時に前記第二のコレクタコンタクト層２ａの配線接
続のために形成した第二のコレクタ電極金属であり、そ
の他の構成は、従来例として図４(ａ)，(ｂ)，(ｃ)，
(ｄ)，(ｅ)に示したヘテロ接合バイポーラトランジスタ
集積回路装置およびその製造方法と同じであるので、同
一構成部分には同一番号を付して詳細な説明を省略す
る。
【００３３】まず図４(ａ)，(ｂ)，(ｃ)，(ｄ)，(ｅ)で
示した従来例と同様の材料を用い、基板１上に、コレク
タコンタクト層２、コレクタ層３、ベース層４、エミッ
タ層５、エミッタキャップ層６を積層した多層膜構造材
料を形成後、素子間分離のための高抵抗層７を形成す
る。この時、前記コレクタコンタクト層２は前記高抵抗
層７により分離され、後工程で容量の一方の対向電極と
なる第二のコレクタコンタクト層２ａが形成される（図
３(ａ)）。
示した従来例と同様の材料を用い、基板１上に、コレク
タコンタクト層２、コレクタ層３、ベース層４、エミッ
タ層５、エミッタキャップ層６を積層した多層膜構造材
料を形成後、素子間分離のための高抵抗層７を形成す
る。この時、前記コレクタコンタクト層２は前記高抵抗
層７により分離され、後工程で容量の一方の対向電極と
なる第二のコレクタコンタクト層２ａが形成される（図
３(ａ)）。
【００３４】さらに従来例と同様に、エミッタ領域を残
し前記ベース層４を露呈してエミッタメサを形成後、半
導体素子の保護膜として全面に第一の絶縁膜８を形成す
る（図３(ｂ)）。
し前記ベース層４を露呈してエミッタメサを形成後、半
導体素子の保護膜として全面に第一の絶縁膜８を形成す
る（図３(ｂ)）。
【００３５】次に前記エミッタキャップ層６上および前
記ベース層４上にそれぞれエミッタ電極９およびベース
電極１０を形成し、さらに前記コレクタコンタクト層２
上および前記第二のコレクタコンタクト層２ａ上に、そ
れぞれヘテロ接合バイポーラトランジスタのコレクタ電
極１１と、前記第二のコレクタコンタクト層２ａを配線
接続するための第二のコレクタ電極金属１１ｂとを同時
に形成する（図３(ｃ)）。
記ベース層４上にそれぞれエミッタ電極９およびベース
電極１０を形成し、さらに前記コレクタコンタクト層２
上および前記第二のコレクタコンタクト層２ａ上に、そ
れぞれヘテロ接合バイポーラトランジスタのコレクタ電
極１１と、前記第二のコレクタコンタクト層２ａを配線
接続するための第二のコレクタ電極金属１１ｂとを同時
に形成する（図３(ｃ)）。
【００３６】次に全面を第二の絶縁膜１２で覆ったの
ち、前記エミッタ電極９、前記ベース電極１０、前記コ
レクタ電極１１および前記第二のコレクタ電極金属１１
ｂを配線するためのコンタクトホールを形成後、一層配
線金属１３からなる第一層配線を形成する。ここで同時
に前記一層配線金属１３の一部を用い、容量における前
記第二のコレクタコンタクト層２ａに対する対向電極と
して一層配線電極１３ａを形成する（図３(ｄ)）。
ち、前記エミッタ電極９、前記ベース電極１０、前記コ
レクタ電極１１および前記第二のコレクタ電極金属１１
ｂを配線するためのコンタクトホールを形成後、一層配
線金属１３からなる第一層配線を形成する。ここで同時
に前記一層配線金属１３の一部を用い、容量における前
記第二のコレクタコンタクト層２ａに対する対向電極と
して一層配線電極１３ａを形成する（図３(ｄ)）。
【００３７】次に全面を第三の絶縁膜１４で覆ったのち
再びコンタクトホールを形成し、二層配線金属１５を用
いた第二層配線を形成する。ここで、前記第二のコレク
タコンタクト層２ａと前記二層配線金属１５の一部から
なる二層配線電極１５ａとを配線接続し、前記一層配線
電極１３ａに対する対向電極とした積層型容量を形成
し、受動素子として容量を具備したヘテロ接合バイポー
ラトランジスタ集積回路装置が形成される（図３
(ｅ)）。
再びコンタクトホールを形成し、二層配線金属１５を用
いた第二層配線を形成する。ここで、前記第二のコレク
タコンタクト層２ａと前記二層配線金属１５の一部から
なる二層配線電極１５ａとを配線接続し、前記一層配線
電極１３ａに対する対向電極とした積層型容量を形成
し、受動素子として容量を具備したヘテロ接合バイポー
ラトランジスタ集積回路装置が形成される（図３
(ｅ)）。
【００３８】以上のように図３(ａ)，(ｂ)，(ｃ)，
(ｄ)，(ｅ)に示す実施例によれば、容量が、第二のコレ
クタコンタクト層２ａと二層配線電極１５ａとからなる
一方の対向電極と、前記一層配線電極１３ａからなる他
方の対向電極とを有した積層型容量となる。よって大き
な容量であってもその面積を従来に比べ約半分とし、コ
ストを大幅に低減することが可能となる。さらに、対向
電極の一部に第二のコレクタコンタクト層２ａを用いて
いるため、金属を用いた場合に比べ熱膨張係数の差が少
なく製造工程での熱履歴の余裕度が大きくなり、もって
製造歩留りの向上が可能となる。
(ｄ)，(ｅ)に示す実施例によれば、容量が、第二のコレ
クタコンタクト層２ａと二層配線電極１５ａとからなる
一方の対向電極と、前記一層配線電極１３ａからなる他
方の対向電極とを有した積層型容量となる。よって大き
な容量であってもその面積を従来に比べ約半分とし、コ
ストを大幅に低減することが可能となる。さらに、対向
電極の一部に第二のコレクタコンタクト層２ａを用いて
いるため、金属を用いた場合に比べ熱膨張係数の差が少
なく製造工程での熱履歴の余裕度が大きくなり、もって
製造歩留りの向上が可能となる。
【００３９】なお、以上の実施例では、ヘテロ接合バイ
ポーラトランジスタがエミッタアップ型であり、容量
は、その対向電極の一部がコレクタ電極金属１１ａまた
は第二のコレクタコンタクト層２ａである積層型とした
が、ヘテロ接合バイポーラトランジスタをコレクタアッ
プ型とし、容量の対向電極の一部をエミッタ電極金属ま
たは第二のエミッタコンタクト層とした積層型でもよ
く、また容量は、さらなる配線金属を用いた、より多層
な構造でもよい。さらに、ヘテロ接合バイポーラトラン
ジスタを、ベース層４およびエミッタ層５がそれぞれＧ
ａＡｓおよびＡｌ0.3Ｇａ0.7Ａｓからなるものとした
が、ベース層４およびエミッタ層５の材料はエミッタ層
５がベース層４よりも禁制帯幅の広い材料からなる組合
せであれば、いかなるものでもよいことは明かである。
ポーラトランジスタがエミッタアップ型であり、容量
は、その対向電極の一部がコレクタ電極金属１１ａまた
は第二のコレクタコンタクト層２ａである積層型とした
が、ヘテロ接合バイポーラトランジスタをコレクタアッ
プ型とし、容量の対向電極の一部をエミッタ電極金属ま
たは第二のエミッタコンタクト層とした積層型でもよ
く、また容量は、さらなる配線金属を用いた、より多層
な構造でもよい。さらに、ヘテロ接合バイポーラトラン
ジスタを、ベース層４およびエミッタ層５がそれぞれＧ
ａＡｓおよびＡｌ0.3Ｇａ0.7Ａｓからなるものとした
が、ベース層４およびエミッタ層５の材料はエミッタ層
５がベース層４よりも禁制帯幅の広い材料からなる組合
せであれば、いかなるものでもよいことは明かである。
【００４０】
【発明の効果】以上のように本発明は、工程数を増加さ
せることなく容量を積層型として形成できる。よって大
きな容量であってもその面積を従来に比べ約半分以下と
し、コストを大幅に低減した集積回路装置を得ることが
できる。
せることなく容量を積層型として形成できる。よって大
きな容量であってもその面積を従来に比べ約半分以下と
し、コストを大幅に低減した集積回路装置を得ることが
できる。
【図１】本発明の一実施例におけるヘテロ接合バイポー
ラトランジスタ集積回路装置の構造断面図
ラトランジスタ集積回路装置の構造断面図
【図２】本発明の一実施例におけるヘテロ接合バイポー
ラトランジスタ集積回路装置およびその製造方法を各工
程ごとに示した構造断面図
ラトランジスタ集積回路装置およびその製造方法を各工
程ごとに示した構造断面図
【図３】本発明の一実施例におけるヘテロ接合バイポー
ラトランジスタ集積回路装置およびその製造方法を各工
程ごとに示した構造断面図
ラトランジスタ集積回路装置およびその製造方法を各工
程ごとに示した構造断面図
【図４】従来のヘテロ接合バイポーラトランジスタ集積
回路装置およびその製造方法を示した構造断面図
回路装置およびその製造方法を示した構造断面図
１ 基板 ２ コレクタコンタクト層 ２ａ 第二のコレクタコンタクト層 ３ コレクタ層 ４ ベース層 ５ エミッタ層 ６ エミッタキャップ層 ７ 高抵抗層 ８ 第一の絶縁膜 ９ エミッタ電極 １０ ベース電極 １１ コレクタ電極 １１ａ コレクタ電極金属 １１ｂ 第二のコレクタ電極金属 １２ 第二の絶縁膜 １３ 一層配線金属 １３ａ 一層配線電極 １４ 第三の絶縁膜 １５ 二層配線金属 １５ａ 二層配線電極
Claims (8)
- 【請求項１】少なくともエミッタ層がベース層よりも禁
制帯幅の広い材料からなるヘテロ接合バイポーラトラン
ジスタと、複数の対向電極からなる容量とを少なくとも
有する集積回路装置において、前記複数の対向電極に前
記ヘテロ接合バイポーラトランジスタの電極金属からな
る前記対向電極が含まれていることを特徴としたヘテロ
接合バイポーラトランジスタ集積回路装置。 - 【請求項２】ヘテロ接合バイポーラトランジスタがエミ
ッタアップ型であり、電極金属からなる対向電極がコレ
クタ電極金属である請求項１記載のヘテロ接合バイポー
ラトランジスタ集積回路装置。 - 【請求項３】ヘテロ接合バイポーラトランジスタがコレ
クタアップ型であり、電極金属からなる対向電極がエミ
ッタ電極金属である請求項１記載のヘテロ接合バイポー
ラトランジスタ集積回路装置。 - 【請求項４】少なくともエミッタ層がベース層よりも禁
制帯幅の広い材料からなるヘテロ接合バイポーラトラン
ジスタと、複数の対向電極からなる容量とを少なくとも
有する集積回路装置において、前記複数の対向電極に前
記ヘテロ接合バイポーラトランジスタを形成する多層膜
構造材料の一部からなる前記対向電極が含まれているこ
とを特徴としたヘテロ接合バイポーラトランジスタ集積
回路装置。 - 【請求項５】ヘテロ接合バイポーラトランジスタがエミ
ッタアップ型であり、多層膜構造材料の一部からなる対
向電極がコレクタコンタクト層の一部からなる対向電極
である請求項４記載のヘテロ接合バイポーラトランジス
タ集積回路装置。 - 【請求項６】ヘテロ接合バイポーラトランジスタがコレ
クタアップ型であり、多層膜構造材料の一部からなる対
向電極がエミッタコンタクト層一部からなる対向電極で
ある請求項４記載のヘテロ接合バイポーラトランジスタ
集積回路装置。 - 【請求項７】基板上に、第１導電型のコレクタ層と、第
２導電型のベース層と、第１導電型であって少なくとも
前記ベース層よりも禁制帯幅の広い材料からなるエミッ
タ層との少なくとも３層からなる多層膜構造材料を形成
する工程と、エミッタ領域またはコレクタ領域以外全面
の前記ベース層を露呈する工程と、コレクタもしくはエ
ミッタの電極と容量の一方の対向電極とになる電極金属
を、同時に、かつ露呈した前記ベース層表面とほぼ等し
い高さに形成する工程と、一部を前記容量の他方の対向
電極とした配線金属による配線を形成する工程とを含む
ことを特徴としたヘテロ接合バイポーラトランジスタ集
積回路装置の製造方法。 - 【請求項８】基板上に、第１導電型のコレクタ層と、第
２導電型のベース層と、第１導電型であって少なくとも
前記ベース層よりも禁制帯幅の広い材料からなるエミッ
タ層と、第１導電型であって前記コレクタ層よりも低抵
抗であるコレクタコンタクト層または前記エミッタ層よ
りも低抵抗であるエミッタコンタクト層の少なくとも４
層からなる多層膜構造材料を形成する工程と、前記コレ
クタコンタクト層または前記エミッタコンタクト層の一
部を容量の一方の対向電極とし、前記一方の対向電極を
配線接続するためのコレクタ電極金属もしくはエミッタ
電極金属とコレクタ電極もしくはエミッタ電極とを同時
に形成する工程と、一部が前記容量の他方の対向電極で
ある配線金属により配線を形成する工程とを含むことを
特徴としたヘテロ接合バイポーラトランジスタ集積回路
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4165846A JP2940306B2 (ja) | 1992-06-24 | 1992-06-24 | ヘテロ接合バイポーラトランジスタ集積回路装置およびその製造方法 |
| US08/175,664 US5409846A (en) | 1992-06-24 | 1993-12-30 | Method of fabricating a semiconductor device including heterojunction bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4165846A JP2940306B2 (ja) | 1992-06-24 | 1992-06-24 | ヘテロ接合バイポーラトランジスタ集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613552A true JPH0613552A (ja) | 1994-01-21 |
| JP2940306B2 JP2940306B2 (ja) | 1999-08-25 |
Family
ID=15820115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4165846A Expired - Fee Related JP2940306B2 (ja) | 1992-06-24 | 1992-06-24 | ヘテロ接合バイポーラトランジスタ集積回路装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5409846A (ja) |
| JP (1) | JP2940306B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012006701A (ja) * | 2010-06-24 | 2012-01-12 | Nittoku Eng Co Ltd | 部品供給装置及び部品供給方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5525533A (en) * | 1993-06-03 | 1996-06-11 | United Technologies Corporation | Method of making a low voltage coefficient capacitor |
| JP3695029B2 (ja) * | 1996-08-14 | 2005-09-14 | ソニー株式会社 | 半導体装置の製造方法 |
| JP2005259835A (ja) * | 2004-03-10 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 半導体素子及びその製造方法 |
| US8604590B2 (en) * | 2009-04-30 | 2013-12-10 | Sony Corporation | Transistor with enhanced capacitance at electrodes and transistor with light emitting capacitive element |
| US10026731B1 (en) * | 2017-04-14 | 2018-07-17 | Qualcomm Incorporated | Compound semiconductor transistor integration with high density capacitor |
| US11257940B2 (en) * | 2020-01-14 | 2022-02-22 | Cree, Inc. | Group III HEMT and capacitor that share structural features |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682783B2 (ja) * | 1985-03-29 | 1994-10-19 | 三菱電機株式会社 | 容量およびその製造方法 |
| JPH02156566A (ja) * | 1988-12-08 | 1990-06-15 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH02292853A (ja) * | 1989-05-02 | 1990-12-04 | Toshiba Corp | 化合物半導体集積回路およびその製造方法 |
-
1992
- 1992-06-24 JP JP4165846A patent/JP2940306B2/ja not_active Expired - Fee Related
-
1993
- 1993-12-30 US US08/175,664 patent/US5409846A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012006701A (ja) * | 2010-06-24 | 2012-01-12 | Nittoku Eng Co Ltd | 部品供給装置及び部品供給方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5409846A (en) | 1995-04-25 |
| JP2940306B2 (ja) | 1999-08-25 |
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