JPH0613573A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH0613573A JPH0613573A JP4167309A JP16730992A JPH0613573A JP H0613573 A JPH0613573 A JP H0613573A JP 4167309 A JP4167309 A JP 4167309A JP 16730992 A JP16730992 A JP 16730992A JP H0613573 A JPH0613573 A JP H0613573A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 従来非常に複雑であった容量素子の構造及び
その製造方法を簡略化する。 【構成】 埋め込み酸化膜４でシリコン基板１から絶縁
分離された単結晶シリコン薄膜３の上に、選択トランジ
スタとその選択トランジスタのソースまたはドレインと
なるＮ+ 型拡散層３ｂを下電極としその上に形成された
誘電体膜７とプレート電極８からなる容量素子とをメモ
リセルとして形成した。 【効果】 以上の構成により、ウエル形成が不要になる
とともに単純な平面構造の小さな容量面積で必要な容量
値を実現でき、従来非常に複雑であった容量素子の構造
及びその製造方法を簡略化できる。またＮ+ 型拡散領域
とＰ型ウエルとの接合が無くなるため、接合リーク電流
が原理的に消滅し、メモリセルの記憶データ保持のため
に必要なリフレッシュ動作の長サイクル化を実現可能と
し、リフレッシュ電流が低減できる。
その製造方法を簡略化する。 【構成】 埋め込み酸化膜４でシリコン基板１から絶縁
分離された単結晶シリコン薄膜３の上に、選択トランジ
スタとその選択トランジスタのソースまたはドレインと
なるＮ+ 型拡散層３ｂを下電極としその上に形成された
誘電体膜７とプレート電極８からなる容量素子とをメモ
リセルとして形成した。 【効果】 以上の構成により、ウエル形成が不要になる
とともに単純な平面構造の小さな容量面積で必要な容量
値を実現でき、従来非常に複雑であった容量素子の構造
及びその製造方法を簡略化できる。またＮ+ 型拡散領域
とＰ型ウエルとの接合が無くなるため、接合リーク電流
が原理的に消滅し、メモリセルの記憶データ保持のため
に必要なリフレッシュ動作の長サイクル化を実現可能と
し、リフレッシュ電流が低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、高誘電率の誘電体膜に
よる容量素子を有する半導体記憶装置及びその製造方法
に関する。
よる容量素子を有する半導体記憶装置及びその製造方法
に関する。
【０００２】
【従来の技術】近年、強誘電体膜は自発分極、高誘電率
といった特徴を持つために、不揮発性ＲＡＭ（Random A
ccess Memory）や高集積度ＤＲＡＭ（Dynamic Random A
ccessMemory） への応用を目指して盛んに研究、開発が
行われている。特に最近では、必要な容量値を確保しか
つ複雑化するＤＲＡＭのセル構造を簡単化するために、
高誘電率の誘電体膜をセルの容量絶縁膜へ適用する研究
が主流となってきている。
といった特徴を持つために、不揮発性ＲＡＭ（Random A
ccess Memory）や高集積度ＤＲＡＭ（Dynamic Random A
ccessMemory） への応用を目指して盛んに研究、開発が
行われている。特に最近では、必要な容量値を確保しか
つ複雑化するＤＲＡＭのセル構造を簡単化するために、
高誘電率の誘電体膜をセルの容量絶縁膜へ適用する研究
が主流となってきている。
【０００３】以下容量素子を有する従来の半導体記憶装
置について説明する。図５は同半導体記憶装置の断面模
式図であり、ＤＲＡＭのメモリセルを示している。図５
において、１はシリコン基板、４は分離用の厚いシリコ
ン酸化膜、４ａは層間絶縁膜、５はポリサイド膜または
多結晶シリコン膜で形成されたワード線、９はポリサイ
ド膜またはアルミ合金膜で形成されたビット線用の第１
配線、１０は層間絶縁膜、１１は第２配線、１２は保護
膜、１４は下電極である多結晶シリコン膜、１５は容量
素子を構成する絶縁膜（以下容量絶縁膜という）となる
シリコン窒化膜とシリコン酸化膜の積層膜、１６は上電
極である多結晶シリコン膜、１７はＰ型ウエル、１８は
トランジスタのソースまたはドレインを構成するＮ + 拡
散層である。
置について説明する。図５は同半導体記憶装置の断面模
式図であり、ＤＲＡＭのメモリセルを示している。図５
において、１はシリコン基板、４は分離用の厚いシリコ
ン酸化膜、４ａは層間絶縁膜、５はポリサイド膜または
多結晶シリコン膜で形成されたワード線、９はポリサイ
ド膜またはアルミ合金膜で形成されたビット線用の第１
配線、１０は層間絶縁膜、１１は第２配線、１２は保護
膜、１４は下電極である多結晶シリコン膜、１５は容量
素子を構成する絶縁膜（以下容量絶縁膜という）となる
シリコン窒化膜とシリコン酸化膜の積層膜、１６は上電
極である多結晶シリコン膜、１７はＰ型ウエル、１８は
トランジスタのソースまたはドレインを構成するＮ + 拡
散層である。
【０００４】ＤＲＡＭのメモリセルは通常１つの選択ト
ランジスタと１つの容量素子から構成されるが、図５に
示すように微少なメモリセル領域に記憶動作に必要な容
量を確保する必要から従来のＤＲＡＭのセル構造は非常
に複雑であった。
ランジスタと１つの容量素子から構成されるが、図５に
示すように微少なメモリセル領域に記憶動作に必要な容
量を確保する必要から従来のＤＲＡＭのセル構造は非常
に複雑であった。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、容量素子を構成する容量絶縁膜がシリコ
ン窒化膜（比誘電率〜７．５）とシリコン酸化膜（比誘
電率〜３．９）の積層膜からなるため比誘電率が７．５
以下と小さく、微少なメモリセル領域に記憶動作に必要
な容量を有する容量素子を形成するには構造、製造工程
が非常に複雑であるという課題を有していた。
来の構成では、容量素子を構成する容量絶縁膜がシリコ
ン窒化膜（比誘電率〜７．５）とシリコン酸化膜（比誘
電率〜３．９）の積層膜からなるため比誘電率が７．５
以下と小さく、微少なメモリセル領域に記憶動作に必要
な容量を有する容量素子を形成するには構造、製造工程
が非常に複雑であるという課題を有していた。
【０００６】また容量素子が接続される選択トランジス
タのシリコン基板のＮ+ 型拡散層とＰ型ウエルとの接合
リーク電流が容量絶縁膜のリーク電流に比較して多いた
め、メモリセルの記憶データ保持に必要なリフレッシュ
のサイクルが接合リーク電流に依存することになるが、
この接合リーク電流の存在がリフレッシュ動作の長サイ
クル化を阻害しリフレッシュ電流を低減できなくする要
因となっていた。
タのシリコン基板のＮ+ 型拡散層とＰ型ウエルとの接合
リーク電流が容量絶縁膜のリーク電流に比較して多いた
め、メモリセルの記憶データ保持に必要なリフレッシュ
のサイクルが接合リーク電流に依存することになるが、
この接合リーク電流の存在がリフレッシュ動作の長サイ
クル化を阻害しリフレッシュ電流を低減できなくする要
因となっていた。
【０００７】また選択トランジスタ及び周辺回路を構成
するＣＭＯＳ型トランジスタを作製するためには、シリ
コン基板中にＮ型ウエル及びＰ型ウエルの一方または両
方を形成する工程、素子分離用の厚いシリコン酸化膜の
下層部へチャンネルストッパ層を形成する工程等が必要
不可欠であり、製造工程が非常に複雑になるという課題
を有していた。
するＣＭＯＳ型トランジスタを作製するためには、シリ
コン基板中にＮ型ウエル及びＰ型ウエルの一方または両
方を形成する工程、素子分離用の厚いシリコン酸化膜の
下層部へチャンネルストッパ層を形成する工程等が必要
不可欠であり、製造工程が非常に複雑になるという課題
を有していた。
【０００８】本発明は上記の従来の課題を解決するもの
で、簡略化された構造で優れたデータ保持特性を有する
半導体記憶装置及びその製造方法を提供することを目的
とする。
で、簡略化された構造で優れたデータ保持特性を有する
半導体記憶装置及びその製造方法を提供することを目的
とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体記憶装置は、選択トランジスタ及び高
誘電率の誘電体膜を用いた容量素子からなるメモリセル
を絶縁膜で半導体基板から絶縁分離された半導体薄膜上
に形成した構成を有している。
に本発明の半導体記憶装置は、選択トランジスタ及び高
誘電率の誘電体膜を用いた容量素子からなるメモリセル
を絶縁膜で半導体基板から絶縁分離された半導体薄膜上
に形成した構成を有している。
【００１０】
【作用】この構成によってウエル形成が不要になるとと
もに、容量素子を構成する容量絶縁膜として比誘電率が
５００以上の高誘電率の誘電体膜を用いると従来のシリ
コン窒化膜（比誘電率〜７．５）とシリコン酸化膜（比
誘電率〜３．９）の積層膜（比誘電率が７．５以下）に
比べて非誘電率が非常に大きいため小さな容量面積で必
要な容量値を実現でき、従来非常に複雑であった容量素
子の構造及びその製造方法を飛躍的に簡略化できる。
もに、容量素子を構成する容量絶縁膜として比誘電率が
５００以上の高誘電率の誘電体膜を用いると従来のシリ
コン窒化膜（比誘電率〜７．５）とシリコン酸化膜（比
誘電率〜３．９）の積層膜（比誘電率が７．５以下）に
比べて非誘電率が非常に大きいため小さな容量面積で必
要な容量値を実現でき、従来非常に複雑であった容量素
子の構造及びその製造方法を飛躍的に簡略化できる。
【００１１】例えば６４メガビットＤＲＡＭを実現する
には、１．５μｍ2 程度のセル領域において３０ｆＦの
容量を確保する必要があるが、図５に示した従来のシリ
コン窒化膜（比誘電率〜７．５）とシリコン酸化膜（比
誘電率〜３．９）の積層膜（比誘電率が７．５以下）を
誘電体膜として用いた王冠型容量素子では、容量絶縁膜
をシリコン酸化膜換算で５ｎｍまで薄膜化しても面積を
稼ぐための王冠部の高さは約１．５μｍ程度になる。な
お図６にＤＲＡＭにおけるデータ記憶に必要とされる３
０ｆＦの容量を確保するための容量面積の誘電体膜の比
誘電率依存性を示した。図６に示すように、本実施例で
は比誘電率が５００以上の材料を使用して３０ｆＦの容
量を膜厚１００ｎｍでセル面積の半分以下の０．７μｍ
2 程度の単純平面型容量素子で実現できる。
には、１．５μｍ2 程度のセル領域において３０ｆＦの
容量を確保する必要があるが、図５に示した従来のシリ
コン窒化膜（比誘電率〜７．５）とシリコン酸化膜（比
誘電率〜３．９）の積層膜（比誘電率が７．５以下）を
誘電体膜として用いた王冠型容量素子では、容量絶縁膜
をシリコン酸化膜換算で５ｎｍまで薄膜化しても面積を
稼ぐための王冠部の高さは約１．５μｍ程度になる。な
お図６にＤＲＡＭにおけるデータ記憶に必要とされる３
０ｆＦの容量を確保するための容量面積の誘電体膜の比
誘電率依存性を示した。図６に示すように、本実施例で
は比誘電率が５００以上の材料を使用して３０ｆＦの容
量を膜厚１００ｎｍでセル面積の半分以下の０．７μｍ
2 程度の単純平面型容量素子で実現できる。
【００１２】また従来の構造で存在していたＮ型ウエ
ル、Ｐ型ウエル及びチャンネルストッパ層が不要とな
り、製造工程が非常に簡略化されるとともに、容量素子
が接続されるシリコン基板のＮ+ 型拡散層とＰ型ウエル
との接合が無くなるために接合リーク電流が原理的にほ
ぼ消滅し、メモリセル部におけるリーク電流を容量絶縁
膜のリーク電流のみに低減でき、メモリセルの記憶デー
タ保持のために必要なリフレッシュ動作の長サイクル化
を実現可能にし、リフレッシュ電流の低減が可能とな
る。
ル、Ｐ型ウエル及びチャンネルストッパ層が不要とな
り、製造工程が非常に簡略化されるとともに、容量素子
が接続されるシリコン基板のＮ+ 型拡散層とＰ型ウエル
との接合が無くなるために接合リーク電流が原理的にほ
ぼ消滅し、メモリセル部におけるリーク電流を容量絶縁
膜のリーク電流のみに低減でき、メモリセルの記憶デー
タ保持のために必要なリフレッシュ動作の長サイクル化
を実現可能にし、リフレッシュ電流の低減が可能とな
る。
【００１３】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の第１の実施例におけ
る半導体記憶装置の断面模式図である。図１において図
５に示す従来例と同一箇所には同一符号を付して説明を
省略する。なお２は埋め込み酸化膜、３は単結晶シリコ
ン薄膜、３ｂは単結晶シリコン薄膜３中に形成された高
濃度不純物添加領域であるＮ+ 型拡散層、７は（Ｂａx
Ｓｒ1-x）ＴｉＯ3 （ｘ＝０〜１）等の誘電体膜、８は
上電極（以下プレート電極という）である。図１に示す
ように本実施例の半導体記憶装置では、シリコン酸化膜
からなる埋め込み酸化膜２でシリコン基板１から絶縁分
離した単結晶シリコン薄膜３に選択トランジスタ及び比
誘電率が５００以上の誘電体膜７を用いて非常に簡略化
された構造の容量素子を形成している。
しながら説明する。図１は本発明の第１の実施例におけ
る半導体記憶装置の断面模式図である。図１において図
５に示す従来例と同一箇所には同一符号を付して説明を
省略する。なお２は埋め込み酸化膜、３は単結晶シリコ
ン薄膜、３ｂは単結晶シリコン薄膜３中に形成された高
濃度不純物添加領域であるＮ+ 型拡散層、７は（Ｂａx
Ｓｒ1-x）ＴｉＯ3 （ｘ＝０〜１）等の誘電体膜、８は
上電極（以下プレート電極という）である。図１に示す
ように本実施例の半導体記憶装置では、シリコン酸化膜
からなる埋め込み酸化膜２でシリコン基板１から絶縁分
離した単結晶シリコン薄膜３に選択トランジスタ及び比
誘電率が５００以上の誘電体膜７を用いて非常に簡略化
された構造の容量素子を形成している。
【００１４】次に本発明の第１の実施例における半導体
記憶装置の製造方法について、図面を参照しながら説明
する。図２（ａ）〜（ｄ）は同半導体記憶装置の製造工
程図である。
記憶装置の製造方法について、図面を参照しながら説明
する。図２（ａ）〜（ｄ）は同半導体記憶装置の製造工
程図である。
【００１５】まず図２（ａ）に示すように、シリコン基
板１に例えば酸素のイオン注入を高エネルギー、高ドー
ズ量で行い埋め込み酸化膜２を形成した後、熱アニール
処理を行いイオン注入時に発生した結晶欠陥を回復させ
る。次にこの埋め込み酸化膜２の上に単結晶シリコン薄
膜３を形成し、ＳＯＩ（Silicon-On-Insulator）基板を
作製する。単結晶シリコン薄膜３の一部を選択酸化して
埋め込み酸化膜２に達する厚いシリコン酸化膜４を形成
し素子分離を行った後、単結晶シリコン薄膜３に形成す
る電界効果型トランジスタのしきい値電圧制御用のイオ
ン注入を行う。次にポリサイド膜または多結晶シリコン
膜をシリコン基板１の全面に堆積した後、例えばＴＥＯ
Ｓガスを用いて形成した３００ｎｍ程度の膜厚を有する
シリコン酸化膜４ａをマスクとしてワード線５を形成す
る。なお工程の説明を省略したが、トランジスタ領域の
ワード線５の下には勿論ゲート絶縁膜５ａが形成されて
いる。次に電界効果トランジスタのソースまたはドレイ
ンとなる低濃度不純物添加領域となるＮ型拡散層３ａを
形成する。次に図２（ｂ）に示すように、例えばＴＥＯ
Ｓガスを用いて３００ｎｍ程度の膜厚を有するシリコン
酸化膜をウエハ全面に形成した後、異方性エッチングの
条件でドライエッチングしセルフアラインでスペーサ１
３を形成してからイオン注入することで、電界効果型ト
ランジスタのソースまたはドレインとなるＮ+ 型拡散層
３ｂを形成する。なお以降の工程においてシリコン酸化
膜４ｂとスペーサ１３は区別する必要がないので、改め
てシリコン酸化膜１３ａとする。次に図２（ｃ）に示す
ように、選択トランジスタのＮ + 型拡散層３ｂの表面の
自然酸化膜を除去した後、化学的気相成長法（ＣＶＤ
法）、スパッタ法またはゾルゲル溶液の回転塗布法等に
より組成が（ＢａxＳｒ1-x）ＴｉＯ3 （ｘ＝０〜１）で
ある高誘電率の誘電体膜７を２００ｎｍ以下程度の膜厚
でシリコン基板１の全面に堆積する。次にスパッタ法ま
たは電子ビーム蒸着法等により膜厚５０〜２００ｎｍ程
度の白金または窒化チタンからなる容量素子用のプレー
ト電極８をシリコン基板１の全面に堆積した後、レジス
トマスクを用いて反応性イオンエッチング法またはイオ
ンミリング法等の方法により誘電体膜７及びプレート電
極８のパターニングを行う。次に図２（ｄ）に示すよう
に、図１に示すビット線となる第１配線９とプレート電
極８の層間膜としてのシリコン酸化膜４ａを形成する。
その後、シリコン酸化膜４ａにコンタクトホールを形成
し、従来例と同様の工程を経て半導体記憶装置が形成さ
れる。
板１に例えば酸素のイオン注入を高エネルギー、高ドー
ズ量で行い埋め込み酸化膜２を形成した後、熱アニール
処理を行いイオン注入時に発生した結晶欠陥を回復させ
る。次にこの埋め込み酸化膜２の上に単結晶シリコン薄
膜３を形成し、ＳＯＩ（Silicon-On-Insulator）基板を
作製する。単結晶シリコン薄膜３の一部を選択酸化して
埋め込み酸化膜２に達する厚いシリコン酸化膜４を形成
し素子分離を行った後、単結晶シリコン薄膜３に形成す
る電界効果型トランジスタのしきい値電圧制御用のイオ
ン注入を行う。次にポリサイド膜または多結晶シリコン
膜をシリコン基板１の全面に堆積した後、例えばＴＥＯ
Ｓガスを用いて形成した３００ｎｍ程度の膜厚を有する
シリコン酸化膜４ａをマスクとしてワード線５を形成す
る。なお工程の説明を省略したが、トランジスタ領域の
ワード線５の下には勿論ゲート絶縁膜５ａが形成されて
いる。次に電界効果トランジスタのソースまたはドレイ
ンとなる低濃度不純物添加領域となるＮ型拡散層３ａを
形成する。次に図２（ｂ）に示すように、例えばＴＥＯ
Ｓガスを用いて３００ｎｍ程度の膜厚を有するシリコン
酸化膜をウエハ全面に形成した後、異方性エッチングの
条件でドライエッチングしセルフアラインでスペーサ１
３を形成してからイオン注入することで、電界効果型ト
ランジスタのソースまたはドレインとなるＮ+ 型拡散層
３ｂを形成する。なお以降の工程においてシリコン酸化
膜４ｂとスペーサ１３は区別する必要がないので、改め
てシリコン酸化膜１３ａとする。次に図２（ｃ）に示す
ように、選択トランジスタのＮ + 型拡散層３ｂの表面の
自然酸化膜を除去した後、化学的気相成長法（ＣＶＤ
法）、スパッタ法またはゾルゲル溶液の回転塗布法等に
より組成が（ＢａxＳｒ1-x）ＴｉＯ3 （ｘ＝０〜１）で
ある高誘電率の誘電体膜７を２００ｎｍ以下程度の膜厚
でシリコン基板１の全面に堆積する。次にスパッタ法ま
たは電子ビーム蒸着法等により膜厚５０〜２００ｎｍ程
度の白金または窒化チタンからなる容量素子用のプレー
ト電極８をシリコン基板１の全面に堆積した後、レジス
トマスクを用いて反応性イオンエッチング法またはイオ
ンミリング法等の方法により誘電体膜７及びプレート電
極８のパターニングを行う。次に図２（ｄ）に示すよう
に、図１に示すビット線となる第１配線９とプレート電
極８の層間膜としてのシリコン酸化膜４ａを形成する。
その後、シリコン酸化膜４ａにコンタクトホールを形成
し、従来例と同様の工程を経て半導体記憶装置が形成さ
れる。
【００１６】以上説明した本発明の第１の実施例におけ
る半導体記憶装置では誘電体膜７がＮ+ 型拡散層３ｂと
直接接触しているが、誘電体膜７は酸化物化合体であり
高温の熱処理を加えるとＮ+ 型拡散層３ｂの表面を酸化
してしまうため誘電体膜７を形成した後の工程における
熱処理温度は配線として用いるアルミ合金のシンター温
度である４５０℃以下とする必要がある。このようにす
れば誘電体膜７とＮ+型拡散層３ｂの界面に形成される
シリコン酸化膜の膜厚を実用上無視できるレベルに低減
できる。
る半導体記憶装置では誘電体膜７がＮ+ 型拡散層３ｂと
直接接触しているが、誘電体膜７は酸化物化合体であり
高温の熱処理を加えるとＮ+ 型拡散層３ｂの表面を酸化
してしまうため誘電体膜７を形成した後の工程における
熱処理温度は配線として用いるアルミ合金のシンター温
度である４５０℃以下とする必要がある。このようにす
れば誘電体膜７とＮ+型拡散層３ｂの界面に形成される
シリコン酸化膜の膜厚を実用上無視できるレベルに低減
できる。
【００１７】以上のように、埋め込み酸化膜２でシリコ
ン基板１から絶縁分離した単結晶シリコン薄膜３の上に
選択トランジスタを形成することにより、従来の半導体
記憶装置において必要であったウエル形成工程が不要と
なり、また高誘電率の誘電体膜７を用いることで容量素
子の構造が極めて単純、かつ平面的に形成可能となるた
め製造工程を大幅に低減でき、製造時間の短縮と歩留り
の向上が実現できる。また従来の半導体記憶装置で存在
していた容量素子が接続されるトランジスタのＮ+ 型拡
散層１８とＰ型ウエル１７との接合が無くなるため、接
合リーク電流が原理的に消滅し、メモリセル部における
リーク電流を容量素子の誘電体膜７のリーク電流のみに
低減でき、メモリセルの記憶データ保持のために必要な
リフレッシュ動作の長サイクル化を可能にし、リフレッ
シュ電流を低減できる。
ン基板１から絶縁分離した単結晶シリコン薄膜３の上に
選択トランジスタを形成することにより、従来の半導体
記憶装置において必要であったウエル形成工程が不要と
なり、また高誘電率の誘電体膜７を用いることで容量素
子の構造が極めて単純、かつ平面的に形成可能となるた
め製造工程を大幅に低減でき、製造時間の短縮と歩留り
の向上が実現できる。また従来の半導体記憶装置で存在
していた容量素子が接続されるトランジスタのＮ+ 型拡
散層１８とＰ型ウエル１７との接合が無くなるため、接
合リーク電流が原理的に消滅し、メモリセル部における
リーク電流を容量素子の誘電体膜７のリーク電流のみに
低減でき、メモリセルの記憶データ保持のために必要な
リフレッシュ動作の長サイクル化を可能にし、リフレッ
シュ電流を低減できる。
【００１８】次に本発明の第２の実施例における半導体
記憶装置について、図面を参照しながら説明する。図３
は同半導体記憶装置の断面模式図である。なお本実施例
が図１に示す第１の実施例と異なる点は、トランジスタ
のソースまたはドレインとなるＮ+ 型拡散層３ｂと誘電
体膜７との間にチタン／窒化チタン／白金またはチタン
／窒化チタンの積層膜をセルノード金属膜６として挿入
している点である。この場合の各構成膜の膜厚は、チタ
ン膜が２０ｎｍ程度、窒化チタン膜が１００ｎｍ程度、
白金膜が２００ｎｍ程度であるが、適応可能な膜厚の組
合せはこの例に限定される訳ではない。
記憶装置について、図面を参照しながら説明する。図３
は同半導体記憶装置の断面模式図である。なお本実施例
が図１に示す第１の実施例と異なる点は、トランジスタ
のソースまたはドレインとなるＮ+ 型拡散層３ｂと誘電
体膜７との間にチタン／窒化チタン／白金またはチタン
／窒化チタンの積層膜をセルノード金属膜６として挿入
している点である。この場合の各構成膜の膜厚は、チタ
ン膜が２０ｎｍ程度、窒化チタン膜が１００ｎｍ程度、
白金膜が２００ｎｍ程度であるが、適応可能な膜厚の組
合せはこの例に限定される訳ではない。
【００１９】第２の実施例の場合、チタン膜は熱処理に
よりシリコンと反応してシリサイド化合物を形成してＮ
+ 型拡散層３ｂとの密着性が向上しコンタクト抵抗が減
少するとともにシリコン酸化膜１３ａとの密着性が向上
する。また誘電体膜７は酸化物化合体のためＮ+ 型拡散
層３ｂと直接接触している場合には高温の熱処理を加え
るとＮ+ 型拡散層３ｂの表面が酸化されるが、チタン膜
を間に挿入することで高温の熱処理を行っても表面が酸
化されないようにすることができる。また白金膜を用い
る場合には窒化チタン膜は白金がシリコン基板１中へ拡
散することを防止するバリア膜として作用する。
よりシリコンと反応してシリサイド化合物を形成してＮ
+ 型拡散層３ｂとの密着性が向上しコンタクト抵抗が減
少するとともにシリコン酸化膜１３ａとの密着性が向上
する。また誘電体膜７は酸化物化合体のためＮ+ 型拡散
層３ｂと直接接触している場合には高温の熱処理を加え
るとＮ+ 型拡散層３ｂの表面が酸化されるが、チタン膜
を間に挿入することで高温の熱処理を行っても表面が酸
化されないようにすることができる。また白金膜を用い
る場合には窒化チタン膜は白金がシリコン基板１中へ拡
散することを防止するバリア膜として作用する。
【００２０】以上のように本発明の第２の実施例では、
第１の実施例に加えて誘電体膜７の形成前に金属シリサ
イド、金属または金属シリサイドと金属の積層膜を形成
し、パターニングする簡単な工程を追加することによ
り、誘電体膜７の形成以降の工程処理を高温化すること
ができるようになり、信頼性の高い層間絶縁膜を容易に
形成できる。また本実施例ではＮ+ 型拡散層３ｂとセル
ノード金属膜６とを直接接合させた例を示したが、Ｎ+
型拡散層３ｂとセルノード金属膜６の間に低抵抗のＮ+
型多結晶シリコン膜を形成しても同様の効果が得られる
ことは言うまでもない。
第１の実施例に加えて誘電体膜７の形成前に金属シリサ
イド、金属または金属シリサイドと金属の積層膜を形成
し、パターニングする簡単な工程を追加することによ
り、誘電体膜７の形成以降の工程処理を高温化すること
ができるようになり、信頼性の高い層間絶縁膜を容易に
形成できる。また本実施例ではＮ+ 型拡散層３ｂとセル
ノード金属膜６とを直接接合させた例を示したが、Ｎ+
型拡散層３ｂとセルノード金属膜６の間に低抵抗のＮ+
型多結晶シリコン膜を形成しても同様の効果が得られる
ことは言うまでもない。
【００２１】次に本発明の第２の実施例における半導体
記憶装置の製造方法について、図面を参照しながら説明
する。図４は同半導体記憶装置の製造工程図であり、以
下図２に示す本発明の第１の実施例の製造工程と異なる
点についてのみ説明する。本実施例は図２に示す第１の
実施例における工程（ｂ）と工程（ｃ）の間に工程
（ｂ’）を設けたものであり、工程（ｂ’）ではトラン
ジスタのソースまたはドレインとなるＮ+型拡散層３ｂ
の上にセルノード金属膜６としてチタン／窒化チタン／
白金またはチタン／窒化チタンの積層膜を形成してい
る。積層膜を構成する膜の厚さは、チタン膜が２０ｎｍ
程度、窒化チタン膜が１００ｎｍ程度、白金膜が２００
ｎｍ程度であるが、適応可能な膜厚の組合せはこの例に
限定される訳ではない。なお図４に示す工程（ｂ’）以
外の工程は図２に示す各工程とほぼ同じである。
記憶装置の製造方法について、図面を参照しながら説明
する。図４は同半導体記憶装置の製造工程図であり、以
下図２に示す本発明の第１の実施例の製造工程と異なる
点についてのみ説明する。本実施例は図２に示す第１の
実施例における工程（ｂ）と工程（ｃ）の間に工程
（ｂ’）を設けたものであり、工程（ｂ’）ではトラン
ジスタのソースまたはドレインとなるＮ+型拡散層３ｂ
の上にセルノード金属膜６としてチタン／窒化チタン／
白金またはチタン／窒化チタンの積層膜を形成してい
る。積層膜を構成する膜の厚さは、チタン膜が２０ｎｍ
程度、窒化チタン膜が１００ｎｍ程度、白金膜が２００
ｎｍ程度であるが、適応可能な膜厚の組合せはこの例に
限定される訳ではない。なお図４に示す工程（ｂ’）以
外の工程は図２に示す各工程とほぼ同じである。
【００２２】以上説明した第１及び第２の実施例におい
てシリコン基板１に酸素のイオン注入を高エネルギーで
高ドーズ量行って埋め込み酸化膜２を形成した後、熱ア
ニール処理を行いイオン注入時に発生した結晶欠陥を回
復させた単結晶シリコン薄膜３からなるＳＯＩ基板を用
いたが、選択トランジスタ及び容量素子を形成する基板
としては絶縁膜を介して形成された単結晶シリコン薄膜
３であればよいので、例えばシリコン基板１を酸化した
後単結晶シリコン薄膜３をエピタキシャル成長したもの
でも良く、またシリコン基板１を酸化した後多結晶シリ
コン薄膜を堆積し、レーザー照射等で溶融再結晶化させ
たものでも同様の効果があることは言うまでもない。
てシリコン基板１に酸素のイオン注入を高エネルギーで
高ドーズ量行って埋め込み酸化膜２を形成した後、熱ア
ニール処理を行いイオン注入時に発生した結晶欠陥を回
復させた単結晶シリコン薄膜３からなるＳＯＩ基板を用
いたが、選択トランジスタ及び容量素子を形成する基板
としては絶縁膜を介して形成された単結晶シリコン薄膜
３であればよいので、例えばシリコン基板１を酸化した
後単結晶シリコン薄膜３をエピタキシャル成長したもの
でも良く、またシリコン基板１を酸化した後多結晶シリ
コン薄膜を堆積し、レーザー照射等で溶融再結晶化させ
たものでも同様の効果があることは言うまでもない。
【００２３】
【発明の効果】以上のように本発明は、絶縁膜で半導体
基板から絶縁分離された半導体薄膜上に選択トランジス
タ及び容量素子からなるメモリセルを形成することによ
りウエルが不要となるとともに、容量素子に比誘電率が
５００以上の高誘電率の誘電体を用いることにより単純
な平面構造の小さな容量面積で必要な容量値を実現でき
る優れた半導体記憶装置及びその製造方法を実現できる
ものである。
基板から絶縁分離された半導体薄膜上に選択トランジス
タ及び容量素子からなるメモリセルを形成することによ
りウエルが不要となるとともに、容量素子に比誘電率が
５００以上の高誘電率の誘電体を用いることにより単純
な平面構造の小さな容量面積で必要な容量値を実現でき
る優れた半導体記憶装置及びその製造方法を実現できる
ものである。
【００２４】また本発明の半導体記憶装置では従来の構
造で存在していた容量素子の一方の電極が接続されたシ
リコン基板のＮ+型拡散領域とＰ型ウエルとの接合が無
くなるため、接合リーク電流が原理的に消滅し、メモリ
セル部におけるリーク電流を容量素子を構成する誘電体
膜のリーク電流のみに低減でき、メモリセルの記憶デー
タ保持のために必要なリフレッシュ動作の長サイクル化
を可能とし、リフレッシュ電流を低減できる。
造で存在していた容量素子の一方の電極が接続されたシ
リコン基板のＮ+型拡散領域とＰ型ウエルとの接合が無
くなるため、接合リーク電流が原理的に消滅し、メモリ
セル部におけるリーク電流を容量素子を構成する誘電体
膜のリーク電流のみに低減でき、メモリセルの記憶デー
タ保持のために必要なリフレッシュ動作の長サイクル化
を可能とし、リフレッシュ電流を低減できる。
【００２５】また本発明によれば、非常に簡略化された
製造方法により高歩留りで再現性良く、非常に優れた電
気的特性を有する半導体記憶装置を製造することがで
き、その実用的効果は大なるものがある。
製造方法により高歩留りで再現性良く、非常に優れた電
気的特性を有する半導体記憶装置を製造することがで
き、その実用的効果は大なるものがある。
【図１】本発明の第１の実施例における半導体記憶装置
の断面模式図
の断面模式図
【図２】（ａ）〜（ｄ）は同半導体記憶装置の製造工程
図
図
【図３】本発明の第２の実施例における半導体記憶装置
の断面模式図
の断面模式図
【図４】（ａ）〜（ｄ）は同半導体記憶装置の製造工程
図
図
【図５】従来の半導体記憶装置の断面模式図
【図６】ＤＲＡＭにおけるデータ記憶に必要な容量を確
保するための容量面積の比誘電率依存性を示す図
保するための容量面積の比誘電率依存性を示す図
１ シリコン基板（半導体基板） ２ 埋め込み酸化膜（絶縁膜） ３ｂ Ｎ+型拡散層（拡散層＝下電極） ７ 誘電体膜 ８ プレート電極（上電極）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 那須 徹 大阪府門真市大字門真1006番地 松下電子 工業株式会社内 (72)発明者 嶋田 泰博 大阪府門真市大字門真1006番地 松下電子 工業株式会社内 (72)発明者 松田 明浩 大阪府門真市大字門真1006番地 松下電子 工業株式会社内 (72)発明者 大沢 彰 大阪府門真市大字門真1006番地 松下電子 工業株式会社内
Claims (4)
- 【請求項１】 絶縁膜で半導体基板から絶縁分離された
半導体薄膜に形成された絶縁ゲート型電界効果トランジ
スタと、前記絶縁ゲート型電界効果トランジスタの拡散
層の所定の領域を下電極としその上に形成された誘電体
膜と上電極からなる容量素子とを有する半導体記憶装
置。 - 【請求項２】 容量素子を構成する誘電体膜が金属シリ
サイド、金属または金属シリサイドと金属の積層膜を介
して下電極に接続されている請求項１記載の半導体記憶
装置。 - 【請求項３】 絶縁膜で半導体基板から絶縁分離された
半導体薄膜に絶縁ゲート型電界効果トランジスタを形成
する工程と、前記絶縁ゲート型電界効果トランジスタの
拡散層の所定の領域に直接接触するように誘電体膜を形
成する工程と、前記誘電体膜の上に上電極を形成する工
程とを有し、かつ誘電体膜形成以降の工程における熱処
理温度を４５０℃以下とする半導体記憶装置の製造方
法。 - 【請求項４】 絶縁膜で半導体基板から絶縁分離された
半導体薄膜に絶縁ゲート型電界効果トランジスタを形成
する工程と、前記絶縁ゲート型電界効果トランジスタの
拡散層の一部と金属シリサイド、金属または金属シリサ
イドと金属からなる積層膜とを接触させて形成し下電極
となす工程と、前記積層膜の上に誘電体膜を形成する工
程と、前記誘電体膜の上に上電極を形成する工程とを有
する半導体記憶装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167309A JPH0613573A (ja) | 1992-06-25 | 1992-06-25 | 半導体記憶装置及びその製造方法 |
| EP93304786A EP0575194B1 (en) | 1992-06-18 | 1993-06-18 | Method for semiconductor device having capacitor |
| DE69315125T DE69315125T2 (de) | 1992-06-18 | 1993-06-18 | Herstellungsverfahren für Halbleiterbauelement mit Kondensator |
| EP97104672A EP0784347A2 (en) | 1992-06-18 | 1993-06-18 | Semiconductor device having capacitor |
| US08/681,093 US5661319A (en) | 1992-06-18 | 1996-07-22 | Semiconductor device having capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4167309A JPH0613573A (ja) | 1992-06-25 | 1992-06-25 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613573A true JPH0613573A (ja) | 1994-01-21 |
Family
ID=15847362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4167309A Pending JPH0613573A (ja) | 1992-06-18 | 1992-06-25 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613573A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787430B2 (en) | 2000-03-14 | 2004-09-07 | Oki Electric Industry Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
-
1992
- 1992-06-25 JP JP4167309A patent/JPH0613573A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6787430B2 (en) | 2000-03-14 | 2004-09-07 | Oki Electric Industry Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
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