JPH0376584B2 - - Google Patents

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JPH0376584B2
JPH0376584B2 JP57036418A JP3641882A JPH0376584B2 JP H0376584 B2 JPH0376584 B2 JP H0376584B2 JP 57036418 A JP57036418 A JP 57036418A JP 3641882 A JP3641882 A JP 3641882A JP H0376584 B2 JPH0376584 B2 JP H0376584B2
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Japan
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capacitor
bit line
film
layer
substrate
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Hideo Sunami
Tokuo Kure
Yoshifumi Kawamoto
Masao Tamura
Masanobu Myao
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Hitachi Ltd
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Hitachi Ltd
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    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
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    • H10W10/40—Isolation regions comprising polycrystalline semiconductor materials

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
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  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 本発明は、絶縁ゲート型電界効果トランジスタ
（以下MOSトランジスタ）を用いたMOSメモリ
に係り、特に平面面積を増大することなく、大容
量を実現し、大規模化に好適な１トランジスタ型
ダイナミツクMOSメモリに関する。
MOSダイナミツクメモリは、1970年代初頭に
1Kbのダイナミツクランダムアクセスメモリ（以
下dRAMと略す）が発売されてから、３年に４
倍の大規模化が達成されてきた。しかるに、この
メモリチツプを入れるパツケージは、主に16ピン
DIP（デユアルインパツケージ）が用いられてき
ており、チツプを入れるキヤビテイサイズも制限
されていることから、メモリチツプも４倍の大規
模化に伴なつてもたかだか1.4倍にしか増大して
いない。従つて、１記憶容量たる１ビツト分のメ
モリセル面積も大規模化に伴なつて、大きく減少
しており、４倍の大規模化に伴なつて約1/3に微
小化している。キヤパシタの容量Ｃは、Ｃ＝
εA／ｔ（ここでε：絶縁膜の誘電率、Ａ：キヤパ
シタ面積、ｔ：絶縁膜厚）で表わされるので、面
積Ａが1/3になれば、εとｔが同じである限りＣ
も又1/3になる。記憶容量としての信号量Ｓは、
電荷量Ｑに比例しており、このＱはＣと電圧Ｖと
の積であることから、Ａが小さくなれば比例して
Ｑも小さくなり、信号Ｓはそれに伴なつて小さく
なる。
雑音をＮとすれば、Ｓ／Ｎ比はＳの減少に伴な
つて小さくなり、回路動作上大きな問題となる。
従つて通常はＡの減少分をｔの減少分で補なつて
きており、4Kb、16Kb、64Kbと大規模化される
に伴ない、１例として典型的なSiO2膜厚は100n
ｍ、75nｍ、50nｍと薄くなつてきた。
さらに最近、パツケージ等に含まれる重金属
（Ｕ，Th）から放射されるα粒子によつてSi基板
内に約200fCの電荷が発生して、これが雑音とな
ることが確認され、信号量としてのＱも、ほゞ
200fC以下にすることが高信頼動作上困難となつ
てきた。
従つて絶縁膜をさらに加速して薄くすることが
実行されており、今度は、絶縁膜の絶縁破壊が問
題となつてきた。SiO2の絶縁耐圧電界は、最大
107V／cmであり、従つて10nｍのSiO2は10V印加
によつてほとんど永久破壊を起すかあるいは劣化
する。また長期信頼性を考慮すると、最大破壊電
圧よりなるべく小さな電圧で用いることが肝要と
なる。
本発明の目的は、高集積化可能な半導体装置を
提供することである。
すなわち、本発明は、複数のワード線と、該ワ
ード線と交叉して設けられた複数のビツト線と、
該ワード線とビツト線との交点に設けられた複数
のメモリセルと、上記ビツト線に読みだされた情
報を増幅して出力する出力回路とを有する半導体
装置において、 上記メモリセルは情報を蓄積するための容量
と、該容量への情報の読み書きを制御するスイツ
チトランジスタとを含み、 上記スイツチトランジスタの第１の電極は上記
ワード線に電気的に接続され、上記スイツチトラ
ンジスタの第２の電極は上記ビツト線に電気的に
接続され、上記スイツチトランジスタの第３の電
極は上記容量に電気的に接続されており、かつ 上記ビツト線は第１のビツト線と第２のビツト
線からなり、すくなくとも４つ以上の上記メモリ
セルが上記第１のビツト線にコンタクト孔を介さ
ずに電気的に接続され、上記第１のビツト線と上
記第２のビツト線はコンタクト孔を介して電気的
に接続される半導体装置であり、更に、上記容量
は半導体基体に設けられた溝と、該溝の表面に設
けられた絶縁膜と、該絶縁膜上に設けられた電極
とを有する半導体装置であり、更に、上記スイツ
チトランジスタは、上記容量上に絶縁膜を介して
設けられる半導体装置であり、更に、上記半導体
基体の上記溝の底部には、上記半導体基体の不純
物濃度より高濃度の不純物領域が設けられてなる
半導体装置であり、更に、上記半導体基体は、上
記半導体基体とは異なる導電型の半導体基板の上
に設けられてなる半導体装置であり、更に、上記
第２のビツト線は、上記ワード線上に、絶縁膜を
介して設けられてなる半導体装置であり、更に、
上記第２のビツト線は、アルミニウムを含む半導
体装置であり、更に、上記第１のビツト線は、シ
リコンを含む半導体装置である。
第１図は、１トランジスタ型ダイナミツクメモ
リセルの構成図を示すものであり、電荷を貯える
キヤパシタ１とスイツチ用MOSトランジスタ２
で構成され、スイツチトランジスタのドレインは
ビツト線３に接続されており、ゲートはワード線
４に接続されている。
キヤパシタ１に貯えた信号電荷を、スイツチト
ランジスタ２によつて読み出すことによつて動作
が行われる。実際のＮビツトのメモリを構成する
には、メモリアレーを構成するが、大別にして以
下に述べる２つの方法がある。第２図には信号を
差動でとり出すセンスアンプ５に対し、両側にビ
ツト線３１と３２を配列するいわゆる“開放ビツ
ト線”構成を示す。これは一本のワード線４１に
対して一方のビツト線３１のみが電気的に交叉し
ているものであり、ビツト線３１と３２の信号の
差をセンスアンプ５で検出するものである。
第３図は他方の“折り返しビツトライン”構成
を示すものであり、センスアンプ５に接続されて
いる二本のビツト線３１，３２が、平行に配列さ
れており、一本のワード線４１が二本のビツト線
３１，３２と交叉している。
後述する本発明の実施例は、主に折り返しビツ
トライン構性の場合を示すが、同様に開放ビツト
ライン構成にも適用可能である。
第２図，第３図に示すようにビツト線３−２の
寄生容量６の値をCDとし、メモリセルのキヤパ
シタ１−２の値をCSとすれば、このメモリアレー
の主要な性能指標の一つがCS／CDとなる。この
メモリアレーのＳ／Ｎ比はCS／CDと一対一対応
しており、メモリセルのキヤパシタの値を大きく
すると同時に、ビツトライン３の寄生容量CDを
小さくすることも同様にＳ／Ｎ比を向上すことに
なる。
第４図に折り返しビツトライン方式のメモリセ
ルの平面の１例を示す。通常100nｍ以上の厚い
フイールド酸化膜に囲まれた活性領域７の一部が
キヤパシタを形成するため、プレート８で覆われ
ている。スイツチトランジスタを形成する部分
と、Si基板上のドレインへビツト線電極接続を行
うコンタクト孔９の部分４０は、プレートが選択
的に除去されており、この部分にワード線４１，
４２が被着されて、スイツチトランジスタ２を形
成している。理解を助けるために、第５図には、
第４図のAAで示した部分の断面図を示す。
以後説明の便のため、トランジスタはｎチヤネ
ル型を用いた例を示す。ｐチヤネル型にするに
は、一般にSi基板と拡散層の導電型をｎチヤネル
の場合と逆にすればよい。
ｐ型10Ω−cm程度のSi基板１０上に、通常は
100〜1000nｍ厚程度のフイールドSiO2膜１１を、
Si3N4を耐酸化マスクとして用いるいわゆる
LOCOS法等で選択的に形成する。この後、10〜
100nｍ厚のゲート酸化膜１２を熱酸化法などに
よつてSi基板１０上に形成する。この後リンや
Asを添加した多結晶Siに代表されるプレート８
を選択的に被着し、この多結晶Siのプレート８を
酸化し、第１層間酸化膜１３を形成する。しかる
後に、多結晶SiやMoシリサイドやあるいはリフ
ラクトリー金属（MoやＷ）に代表されるワード
線４を被着し、リンやAsなどをイオン打込みす
ると、プレート８とワード線４の被着されていな
い活性領域にn+の拡散層１５が形成されてスイ
ツチトランジスタ２のソースとドレインになる。
この後リンを含んだいわゆるCVD法による
PSG14を500〜1000nｍ被着し、Al電極で代表さ
れるビツト線３の拡散層１５部への接続を行う処
にコンタクト孔９を形成し、ビツト線３を選択的
に被着する。
このメモリセルにおいては、記憶容量となるキ
ヤパシタ１の領域１６は、第４図の斜線で示され
る部分であり、メモリセル自体が小さくなればま
た領域１６の部分も小さくなり、ゲート酸化膜１
２を薄くしない限り、前に説明した通りキヤパシ
タ容量CSが小さくなり、メモリ動作上大きな問題
となる。
本説明ではプレート８とワード線４（すなわち
スイツチ用MOSトランジスタ２のゲート）下の
絶縁膜は同じSiO2膜１２としたが、キヤパシタ
CSの値を大きくすることを主目的とし、プレート
８下の絶縁膜はSiO2とSi3N4のどちらか一方ある
いは両方を用いて、１層〜３層構造の絶縁膜が用
いられることもある。
本発明は、従来のこの構造の欠点を補ない、平
面面積を拡大することなくCSを増大することを目
的としている。
以下実施例を用いて詳細に説明する。まず、第
６図に本発明の１つの実施例の平面図を示す。第
４図に示した従来型のメモリセルと対比して示す
と、異なる点は、活性領域７が凸起部であり、活
性領域７をメモリセル間で分離する方法が、従来
型では第５図に示すようにフイールド酸化膜１１
であつたが、第７図に示すように本実施例では溝
１７である（第７図は第６図のAA断面図）。活
性領域７は溝１７と溝１７に埋め込まれたプレー
ト８ですべて囲われている。
以下形成工程を簡単に記す。まず第８図に示す
ように、前述したLOCOS法によつて500〜1000n
ｍ厚のフイールドSiO2膜１１を選択的に形成す
る。このフイールドSiO2膜は第９図に示すよう
にSi基板表面に全体的にSiO2膜を形成してから
不必要な部分をホトエツチング法等で除去しても
同様に形成することができる。本発明の説明で
は、LOCOS法を用いることとする。このLOCOS
法によるフイールドSiO2膜１１は、メモリセル
間の分離に用いるものではなく、メモリセルに接
続されるセンスアンプ等の直接周辺回路や、ある
いは、種々のメモリセル動作をつかさどるタイミ
ングパルス群を発生する間接周辺回路部に所望に
応じて用いるものである。溝１７部は、ごく薄い
ゲート酸化膜やキヤパシタ絶縁膜を介してプレー
ト８で覆われているので、寄生容量が大きく、回
路の高速動作には不向きであり、これらの部分、
特に間接周辺回路は従来のLOCOS法によるフイ
ールド絶縁膜１１を用いる方が得策である。
この後、図に示すようにＦやClのガス例えば
CF4、SF6、COl4等を主成分あるいはこれらにＨ
の入つたガスを主成分とした平行平板型プラズマ
エツチングで、Si基板１０の所定の部分にエツチ
溝１７を形成する。このプラズマエツチングのマ
スクは、通常のホトレジストそのものでは、ホト
レジスト自体もエツチングされて消失する場合が
あるので、予め、第８図に示した構造にSi基板１
０上にSiO2、Si3N4、CVDSiO2の順に膜を被着
し、まず最上層のCVDSiO2をホトレジストマス
クによりエツチングした後、その下層のSi3N4、
SiO2をエツチングし、これらをマスクとしてSi
基板１０をエツチングすればよい。このSi3N4膜
は、マスクとしてのCVDSiO2を最終的に除去す
る際に、フイールドSiO2膜１１がエツチングさ
れるのを防ぐものである。従つて、この目的に合
致するものなら他の膜でよい。少なくともこれら
のCVDSiO2／Si3N4／SiO2の三層膜はマスク材で
あり、いずれは除去されてSi基板上には残存しな
い。従つてこの目的に添う場合には、マスク材を
限定しない。あるいは、すでに微細なビームを形
成できるなら、マスク料がなくとも所望のエツチ
ング溝１７を得ることもできる。
エツチング溝１７を深さは、原理的にはほとん
ど制限がないが、溝の幅をWMとすれば、深さDM
は0.5WM〜5WM程度が現実的である。また溝の上
端部は角が鋭く電界集中のため絶縁耐圧が低下す
る場合があるので、溝を深く形成する前に溶液エ
ツチングのような等方性エツチングで角を丸めて
おくとよい。この溝１７は、アイソレーシヨンを
兼ねるので、通常10Ω−cmのSi基板１０を用いる
場合には、溝１７の底にBoronを１×1011〜１×
1013cm-2の範囲でイオン打込みし、その後の900
〜1000℃のアニールによつてアイソレーシヨン高
濃度層２０が形成される。
この後、キヤパシタの絶縁膜を形成する。この
絶縁膜は、電気的に耐圧が高く、安定なものであ
れば原理的にはその材料を選ばないが、従来から
用いられているものは、熱酸化SiO2、熱窒化
Si3N4、CVDSi3N4、CVDや反応性スパツタによ
るTa2O3、Nb2O5、GrO2等がある。これらの膜
を単層あるいは多層としてもキヤパシタ絶縁膜と
することができる。本実施例では、SiO2とSi3N4
の重ね膜を用いた場合を説明する。
ドライエツチング（プラズマエツチングやスパ
ツタエツチング等）でSi基板１０に形成した溝
は、溶液エツチングの場合と異なつて多かれ少な
かれSi基板１０に電気的、結晶的な損傷や汚染を
与えている。従つてドライエツチングした後、10
〜500nｍ程度、上記の損傷、汚染が実効的に問
題とならない程度まで溶液エツチングすればよ
い。溶液としては、NH4OH＋H2O2系や、HF＋
HNO3系の水溶液がこの目的によく合致してい
る。
この溶液エツチングで、Si基板１０とその溝１
７の表面を除去したのち、キヤパシタSiO2膜１
８を５〜20nｍ、よく知られた900〜1200℃、酸
化雰囲気での熱酸化によつて形成する。この後
650〜850℃において、CVD法によつてキヤパシ
タSi3N4膜１９を５〜20nｍ厚に被着する。これ
らの膜厚は所望の単位面積当り容量と耐圧を勘案
して設定するので、上記膜厚範囲を逸脱する場合
もある。このCVDSi3N419は、一般にその内部応
力が１×1010dyn／cm2に達し、強大なるが故に、
Si基板１０に直接被着すると、欠陥が生じて特性
を損ねる。従つて一般にはSi3N4下にSiO2を敷く
ことが行われる。Si基板１０を直接窒化して
Si3N4膜を形成する場合はこの限りでなく、緻密
で電気的耐圧の高い膜を得ることができるが、
10nｍより厚い膜を得るには、１時間を越える反
応時間を必要とする。また膜厚増加率も10nｍを
越えると急速に低下することから、厚い膜を得る
には適当ではない。またこれらのSi3N4膜１９は
その表面を２〜5nｍ熱酸化すると、Si3N4膜１９
のピンホール部が厚く酸化されて、結果として絶
縁耐圧を向上することができるだけでなく、その
上に形成される多結晶Siドライエツチングの際の
オーバエツチ時のストツパーともなるので好都合
である。
この後第１２図に示すように、多結晶Siで体表
されるプレート８を全面に被着する。
CVD法で被着した多結晶Siはよく溝１７の内
側までまわりこんで堆積するので、溝１７の側壁
部の多結晶Siも上面とほぼ同じ膜厚となる。その
後この多結晶SiにPOCl3ガス等を用いてリンを熱
拡散する。
エツチ溝１７の幅がWMであるから、多結晶Si8
の厚さをTS1とすると、WM＞2TS1の場合には、
第１２図に示すような溝８０が残存する。この溝
はその上面に被着される絶縁膜やワード線４の加
工や被着状態に悪影響を及ぼすので、埋めた方が
よい。本発明では、第１２図に示すように同じ多
結晶Siを厚さTS2で全面に被着して、その後全面
をよく知られたCF4がSF6ガスを用いるプラズマ
エツチングでTS2厚分だけ除去すると、第１２図
に示すように多結晶Si81が丁度溝に埋め込まれた
形で残存し、上面が平坦となる。１回の多結晶
Si8の堆積のみで溝が埋まる場合には、２回目の
堆積は必要がないが、プレート８は配線部として
も用いるので、適当な厚さとしては100〜500nｍ
程度である。これで埋まらない場合は上記の説明
のように多結晶Siの２度堆積法を用いる。
多結晶Si8の上にそのまま２度目の多結晶Siを
被着して全面をエツチングすると、両者の境界が
融合しているので、エツチングの終点が定かでな
くなる。そこで第１層の多結晶Si8の表面を５〜
30nｍ熱酸化して両者の間にSiO2層をはさむ。こ
うすると、２層目の多結晶Siが全面にエツチされ
た状態で１層目の多結晶Si8上のSiO2膜が露出さ
れ、一般に多結晶のSiのプラズマエツチングは
SiO2のエツチング速度より多結晶Siが10倍以上
大きいので、多少オーバエツチングを行つても第
１層の多結晶Si8はSiO2に保護されており、エツ
チングされることはない。
その後、ホトエツチング法によつて、プレート
８を形成し第１３図に示すようにこれを酸化して
100〜400nｍ厚の第１層間酸化膜１３を得る。こ
の時Si3N4膜１９はほとんど酸化されない。この
後第１層間酸化膜１３をマスクとしてSi3N4膜１
９とSiO2膜１８をエツチングで除去し、800〜
1150℃の乾燥酸素に１〜５％のHClを含んだ酸化
によつて10〜50nｍ厚のゲート酸化膜１２を得
る。その後、所望のVTHをうるためBoronを必要
な量だけイオン打込みし、その後第１４図に示す
ように所定の部分に、多結晶Siやシリサイド
（Mo2、Si、Ta2O5）等の単層あるいはこれらの
重ね膜、さらにはＷやMo等のリフラクトリー金
属などのゲート（ワード線４）を選択的に被着す
る。
その後第１５図に示すように、Asやリンを60
〜120Keyに加速して５×1015〜２×1016／cm2程度
イオン打込みすると、プレート８とゲート４の被
着されていない部分にn+のソース・ドレイン接
合層１５が形成される。さらにリンを４〜10モル
％含んだCVDSiO2膜（CVD PSGと略す）で代
表される第２層間絶縁膜１４を300〜1000nｍ厚
に被着し、900〜1000℃で熱処理して緻密化する。
その後、基板のn+層１５や、ゲート４、プレー
ト８に達する電極接続孔９を形成し、Alで代表
される電極３を選択的に被着する。これによつ
て、エツチ溝１７の側壁をキヤパシタの一部とし
た１トランジスタ型ダイナミツクメモリセルが構
成できる。
第１６図に、この実施例によつて形成した一対
のメモリセルの鳥かん図を示す。第６図にその平
面図を示したが、第１６図では煩雑を防ぐため、
ワード線、ビツト線、プレート等は除いて描いて
ある。プレート８は一対のキヤパシタ部１６１
と、１６２およびスイツチトランジスタ２の一対
のn+層のうち、キヤパシタ１に接続されている
n+層１５１と１５２の側面にも全面的に被着さ
れているため、これらの１６１と１６２、および
１５１と１５２間さらにはビツト線に接続されて
いるn+層１５３間を電気的に分離する必要があ
る。プレート８は通常電源電圧VDDが印加されて
いるため、このVDDによつても側面が反転しない
十分なる濃度を与えればよい。反転電圧VINVは、
プレート基板間にある絶縁膜のフラツトバンド電
圧VFB、膜厚、誘電率および基板の不純物濃度な
どによつて異なるが、たとえば絶縁膜を300〓の
SiO2、基板の不純物濃度を１×1018cm-3とすれ
ば、VINVは約6Vとなる。このVINVを勘案して、
n+層１５１，１５３，１５２、キヤパシタ部１
６１，１６２間に漏洩電流が生じないようにすれ
ばよい。第１７図にこの目的のために、アイソレ
ーシヨン高濃度層２０を設ける本発明の実施例の
１つを示す。すなわち、溝１７１および１７２
（これらの溝１７１，１７２は、第６図に示すよ
うに、活性領域７を囲んで互いに合体しており、
第１６図に示すように一対のメモリセルをとり囲
んでいる。）を形成したのち、通常のイオン打込
み法とその後の高温（1000〜1250℃）アニールに
よつて、アイソレーシヨンウエル（井戸）２１を
形成する。その濃度はSi基板表面で濃度が高く、
底部で低いので、低い底部において十分前述の
VINVを大とする濃度にすればよい。この工程の前
後は問わないが、溝１７（１７１，１７２）の底
部にも第１０図で述べたアイソレーシヨン高濃度
層２０を設ける。この後第１１図から第１５図で
説明した前述の本発明の実施例と同様にして、第
１８図に示す一対のメモリセルをうる。n+層１
５１，１５２，１５３はすべてアイソレーシヨン
ウエル（井戸）２１によつて囲まれているため、
第１８図に示した側面がすべてVDDを印加したプ
レートで囲まれていてもメモリセル間に互いに漏
洩電流は流れず互いに分離できる。
本実施例に述べたメモリセルのキヤパシタを抜
き出して第１９図に示す。説明を簡略化するため
に長方体とし、上面をａ×ｂ、深さｈとする。第
４図に示した従来の平面型のメモリセルのキヤパ
シタ領域１６はａ×ｂであるが、本発明の実施例
では、側面まで用いることができるので、合計
ab＋2h（ａ＋ｂ）となる。仮にａ＝ｂ＝5μｍ ｈ
＝2μｍとすれば従来型のメモリセルのキヤパシ
タ領域ACONV＝25μm2、本発明のメモリセルのキ
ヤパシタ領域Ａ＝65μm2（＝５×５＋２×２（５
＋５））となり、平面面積を拡大することなく容
易に何倍かのキヤパシタ面積をうることができ
る。これはまた、同じキヤパシタ面積の場合に
は、本発明では平面面積を縮小できることを示し
ており、メモリの大規模化にとつて極めて有利で
あるといえる。
以上述べた本発明の実施例では、メモリセルの
キヤパシタは基本的に第１９図に示した長方体で
あつた。本発明の要旨は、Si基板に掘り込んだ溝
１７の側壁を利用するものであるから、第２０図
に示すように、長方体のキザミを形成すれば、更
にキヤパシタ面積Ａを増加できる。第２１図にこ
の実施例の算出例を示す。加工の最小寸法を
Lminとし、このLminが1μｍとすると、ａ，ｂ，
ｈの値は第１９図に示した例を用いると、上面は
17μm2、側面は72μm2となり、全体のキヤパシタ
面積ＡはＡ＝89μm2となる。これは、第１９図に
示した実施例と比べてさらに大きなキヤパシタ面
積を得ることができた。
従つて、本発明の趣旨を徹底するためには、こ
のようにくし型のきざみを用いると、更に効果的
であり、またくし型以外にも第１９図に示した長
方体の中に新たな溝を設けることも効果がある。
第２２図〜第２４図に本発明の他の実施例を示
す。第２２図は１つあるいは２つ以上の孔２２が
ある場合、第２３図は１つの孔だか、この孔の中
に内部への突出部２３がある場合、さらに第２４
図は孔の中に島状の突出柱２４がある場合であ
る。いずれの場合も各部の寸法は加工しうる最小
寸法とすればよい。
以上述べてきた本発明の実施例は、すべて、
MOS容量の反転層をメモリセルのキヤパシタ１
として用いたものである。さらにn+層−プレー
ト８間のキヤパシタを用いた本発明の他の実施例
を第２５図に示す。これは、第８図に既述した溝
１７の形成後、ホトエツチング法等で選択的にキ
ヤパシタ領域１６の部分に拡散層１５と同じn+
導電型の領域、すなわちキヤパシタ電極２５を形
成する。方向性のあるイオン打込み法を用いる
と、溝の側壁部に不純物を添加するには、Asや
Ｐを斜め方向に打込んだり、あるいは10KeV以
下に加速エネルギーを下げて、積極的にイオンに
よるスパツタリングを利用して側壁部にAsやＰ
を添加する。あるいは、通常よく用いられる
POCl3を用いた熱拡散法やAsやＰを含むCVDガ
ラスを選択的に被着してこれからAsやＰを拡散
することもできる。
本実施例の利点は、MOS反転層を用いないた
め、プレート８の電位をいずれの電圧にもできる
ことにある。たとえばこの電位を接地電位VSS（＝
0V）とすると、n+層１５１，１５２，１５３、
あるいはキヤパシタ部１６１，１６２を互いに電
気的に分離する為に、反転電圧VINVをたかだか
1V程度にすることができる。前述したVDDの場合
には、不純物濃度を１×1018cm-3以上としたが、
このVSSの場合には300〓の絶縁膜で、不純物濃度
を６×1015cm-3以上とすればよい。従つてVDDの
場合に用いたアイソレーシヨンウエル２１を特に
用いずとも濃度の高い基板１０を用いることによ
つて目的を達成することができる。以上説明した
方式を仮にVSSプレート方式と呼ぶことにする。
また、このVSSプレート方式は、キヤパシタ電
極２５とプレート８との間の静電容量だけでな
く、Si基板１０との間の空乏層容量が加わる。従
つて第２６図に示すような本発明の実施例が実現
できる。すなわち、n+のキヤパシタ電極２５の
下部に基板と同導電型のｐ型のキヤパシタ高濃度
層２６を設けることによつて電極２５下の空乏層
を薄くすることができる。キヤパシタ容量は、空
乏層の厚さに反比例し、空乏層厚さは濃度の平方
根に反比例するので、濃度を高くするとキヤパシ
タ容量は大となる。キヤパシタ高濃度層はキヤパ
シタ電極２５を前述した方法によつて形成する直
前に、同様のイオン打込みとその後のアニールに
よつて形成すればよい。濃度を高くすると、n+
層のキヤパシタ電極２５と、キヤパシタ高濃度層
の間でブレークダウンを起すから、キヤパシタ電
極２５の電位振幅に依存するが、この電位振幅を
5Vとすると、５×1017cm-3が最大濃度となる。こ
れは平面的な接合の場合であり、接合の端部が小
さな曲率で曲つていると、この部分で電界集中が
生じて、一般にブレークダウン電圧は下るので、
現実的にはさらに低い不純物濃度を用いることが
多い。
以上説明してきた本発明の実施例は、すべて、
キヤパシタ１の一部とスイツチトランジスタ２を
Si基板表面上に形成したものである。第６図に見
られるごとく、キヤパシタ領域１６は、メモリセ
ル全平面のたかだか30〜40％である。この低いキ
ヤパシタ領域占有率をほぼ100％にした本発明の
実施例を以下に説明する。ここではまず、MOS
キヤパシタの反転層を用い、プレートにVDDを印
加する例をもつて説明する。
第２７図に本実施例の基本的概念構成図を示
す。Si基板１０内はキヤパシタ領域１６１，１６
２で占有し、これらの領域にまたがつて絶縁膜を
介してその上に堆積成長させた単結晶Si部つまり
絶縁膜上エピタキシヤル層（以下SOI（Silicon
On Insulator））中にn+層１５１，１５２，１５
３、およびスイツチトランジスタチヤネル部２８
１，２８２を形成するものである。これによつて
Si基板表面部はすべてキヤパシタ領域１６で覆わ
れ、キヤパシタ領域占有率を100％にすることが
でき、メモリセルの微細化に極めて有利である。
以下精細な工程図によつて本実施例を説明する。
まず間接周辺部用にLOCOS法によつて厚いフ
イールド酸化膜を形成し（煩雑を防ぐため以下の
図には示さない）溝１７を今まで述べてきた方法
によつて形成する。第２８図に示すように、キヤ
パシタSiO2膜１８、キヤパシタSi3N4膜１９をそ
れぞれ５〜50nｍ、５〜50nｍ厚に被着する。こ
れらの膜厚は薄ければ薄い程単位面積当りのキヤ
パシタ容量が大となるが、これらの膜は膜内の電
界が１×107V／cmを超えると永久破壊を超すこ
とと、長期的な信頼性のためには厚い方がより良
い。また5nｍ以下になると直接トンネル電流が
次第に支配的となるので、5nｍ以下も困難であ
る。一方この実施例はMOS反転キヤパシタを用
いるので、通常はアイソレーシヨン高濃度層２０
をイオン打込み等で形成する方法がよい。
その後第２９図に示すように、溝１７が埋まる
ように、第１２図で説明した方法を用いて多結晶
Siのプレート８を堆積する。その後通常のリング
ラフイによつて、予め基板１０に接続する部分に
基板接続孔２９をプレート８に形成する。
その後第３０図に示すようにプレート８を800
〜1100℃で所定の時間だけ熱酸化すると、第１層
間酸化１３を得る。このとき第２９図に示した露
出しているSiN4膜１９はほとんど酸化されない。
従つて、第１層間酸化膜１３をマスクに、180℃
の熱リン酸や、CF4等のフレオンガスを主成分と
するプラズマエツチング等で、Si3N4膜１９をエ
ツチングし、さらにキヤパシタSiO2膜１８をHF
系エツチング液でエツチングする。こうして得ら
れた構造が第３０図に示すものである。
この後、全体に多結晶Siを100〜1000nｍ程度に
よく知られたSiH4やSiH2Cl2ガス等を用いて被着
する。この後、Si基板１０全体を、室温から1000
℃の所定の温度に保つておき、CW−Arレーザー
を用いて５〜10Wのエネルギーで15〜30μｍφの
スポツトを、10〜50cm／secの走査速度で上記の
多結晶Si膜表面全体に照射すると、第３１図に示
すようにこの多結晶Siは、Si基板１０との接触部
から半径20〜50μｍの単結晶Si、すなわち絶縁膜
上エピタキシヤル層（SOI層）２７を得る。
ここでは、いわゆるCWレーザーを用いたレー
ザーアニールを用いた例を示したが、最終的に
は、スイツチトランジスタ２のチヤネル部２８が
単結晶となるだけでよく、レーザーアニール法以
外にも、カーボンヒータを用いたアニール、電子
線を用いたアニール等いずれの方法も用いること
ができる。
また予めレーザーアニール前に堆積するSi膜は
多結晶Siに限ることなく、通常の800〜1200℃で
のエピタキシヤル成長を用いることもできる。こ
の場合には、接続孔２９の近傍２〜3μｍφのみ
単結晶となつて、その周辺は多結晶となるので、
この後上記のアニールで全体あるいは少なくとも
トランジスタチヤネル部２８を単結晶とすればよ
い。
本発明では、絶縁膜上に単結晶Siを成長する方
法は限定しない。
また、SOI結晶は、下地の絶縁膜との界面に単
結晶中よりは欠陥ができ易く、この部分が後に形
成するトランジスタのリーク電流を誘発する場合
があるので、あらかじめ第１層間酸化膜１３の表
面近傍に、イオン打込みや、BNの拡散によつ
て、Boronを添加しておき、SOI層２７を下面に
Boronが添加されるようにしておくとよい。
その後よく知られたホトリソグラフイなどによ
つて、少なくともスイツチトランジスタを形成す
る部分を残すようにエツチングして、不必要な
SOL層を除去する。この平面図を第３２図に示
す。
このエツチングは、Siをエツチングするあらゆ
る方法を用いることができる。HF−HNO3系の
溶液エツチング、CF4やSF6ガス等を主成分とす
るプラズマエツチング、あるいは特に（１１１）
面のエツチング速度が遅いKOHやヒドラジン等
を用いた異方性エツチングを行うことができる。
特にこの異方性エツチングは、SOI層２７の上面
が（１００）面であるときには、約55度（（１０
０）面と（１１１）面のなす角度）で、下端の広
い台型に形成されるので、なだらかなSOI層の端
部となり、その上に被着される種種の膜の形成が
容易となる利点を有する。
この後、第３３図に示すように、よく知られた
熱酸化法等によつてゲート酸化膜１２を形成し、
所望のVTHをうるため必要な量だけBoronをイオ
ン打込みし、さらにワード線４（４１，４２）を
選択的に被着する。この平面図を第３４図に示
す。
その後、第３５図に示すように、スイツチトラ
ンジスタのゲート（ワード線）４１，４２をマス
クとして、AsやＰを60〜120KeVに加速し、５×
1015〜２×1016ケ／cm2程度イオン打込みすると、
n+のソース・ドレイン接合層１５１，１５２，
１５３を形成する。さらに、リンを４〜10モル％
含んだCVDSiO2膜（CVDPSGと略す）で代表さ
れる第２層間絶縁膜１４を300〜1000nｍ厚に被
着し、900〜1000℃で熱処理して緻密化する。そ
の後n+層１５（１５１〜１５３）や、ゲート４
（４１〜４２）プレート８に達する電極接続孔９
を形成し、Alで代表される電極３を選択的に被
着する。これによつて、エツチ溝１７の側壁を主
たるキヤパシタとした１トランジスタ型ダイナミ
ツクメモリセルが構成できる。
第３６図に、この実施例のメモリセルの鳥かん
図を示す。図の煩雑さを避けるため、キヤパシタ
部１６（１６１，１６２）とSOI部２７、接続孔
９のみを抜き出して示してある。
この１対のメモリセルを、複数のアレーにする
には、第３７図のように配列すればよい。煩雑を
避けるため、SOI部２７、ワード線４、ビツト線
３、キヤパシタ領域１６、基板接続孔２９、コン
タクト孔９および斜線で示したトランジスタチヤ
ネル部２８のみを示す。
この実施例は、折り返しビツトライン構成であ
るが、開放ビツトライン構成の本発明の実施例を
第３８図に示す。開放ビツトライン構成は、ワー
ド線４の配列数が折り返しビツトラインに比べて
半分でよいので、この点のみに着目すれば、有利
となるが、回路の正常動作の防げとなる雑音が相
対的に大きい欠点を有する。
本実施例は全面のSOI部の所望の部分を単結晶
化したのち不用の部分を除去したが、全面に多結
晶Siを被着し、まず不用の部分を除去した後、前
述したレーザーアニール等によつて所望の部分を
単結晶化することも同様に実施可能である。
また本実施例は、不用のSOI部を除去する方法
を用いたが、次に示す本発明の他の実施例のよう
に、不用の部分の一部を酸化膜に変える方法があ
る。すなわち、第３１図に示した工程をへたの
ち、第３９図に示すように、必要な部分に１〜
50nｍ厚の下敷SiO2膜３０を形成し、さらに50〜
200nｍ厚のLOCOSマスクSi3N4膜３１を選択的
に被着する。
その後第４０図に示すように800〜1100℃の湿
式酸化を行い、所望のSOIフイールド酸化膜３２
を得る。このときSOIフイールド酸化膜３２が、
SOI層２７をすべてSiO2膜にかえない場合には、
よく知られたLOCOS法と同様に、通常Si3N4膜
３１をマスクとして、Boronをイオン打込み、チ
ヤネルストツパーとすることが行われる。その後
Si3N4膜３１とSiO2膜３０を除去し、第４０図に
示すようにゲート酸化膜１２を形成し、ワード線
（スイツチトランジスタのゲート）４１，４２を
選択的に被着する。
その後、第４１図に示すように、第３５図で説
明したソース・ドレイン形成をへて、第２層間絶
縁膜１４、コンタクト孔９、Alのビツト線３を
選択的に被着して、メモリセルが形成できる。
本実施例は不用のSOI層を酸化膜にかえるた
め、不用のSOI層を除去する場合より段差が小さ
く、その上に被着する種々の膜の形成に有利なば
かりでなく、フイールドSiO2膜３２があるため、
下地のプレート８や、Si基板１０との間の寄生容
量が小さくなる利点を有する。
以上説明してきた本発明の実施例は、第３７図
に示すように、一対のメモリセルに対して１つの
コンタクト孔９を介してビツト線３に電気的に接
続されている。この場合には、一対の向い合つた
ワード縁の間にコンタクト孔９を形成しなければ
ならないをで、向い合つたワード線の間にパター
ン合せ余裕をもつてコンタクト孔を形成しなけれ
ばならない。この合せ余裕は、メモリセルが微細
化されると無視しえなくなるばかりでなく、大き
な障害となる。
以下に述べる本発明の実施例は、このマスク合
わせ余裕を原理的に０とする方法を提供するもの
である。第４２図に示すように、多結晶Siのワー
ド線４１と４２を最小加工寸法の間隔で形成す
る。このとき多結晶Siには、リンあるいはAsの
どちらか一方、あるいは両方を５×1020〜２×
1021cm-3添加しておく。その後700〜950℃で水蒸
気を含んだ湿式酸化を行なう。こうすると、不純
物濃度が高い程酸化速度が大きいので、多結晶Si
４１，４２上には厚い酸化膜が形成され、SOI２
７上には相対的に薄い酸化膜が形成される。この
後、全体に均一な酸化膜エツチングを、SOI２７
上の酸化膜が除去されるまで行う。こうすると、
第４３図に示すように、多結晶Si４１，４２上に
はエツチングされて薄くはなつたが、依然として
被覆酸化膜３３が多結晶Si４１，４２のみを覆う
形で形成される。
その後、第４４図に示すように、ソース・ドレ
インを形成するＰやAsのイオン打込みを行い、
n+１５１，１５２，１５３を形成し、n+層１５
３のみに選択的に下敷多結晶Si膜３４を被着し、
第２層間絶縁膜１４を被着する。さらに下敷多結
晶Si膜３４に達するコンタクト孔を形成し、ビツ
ト線３を選択的に被着すればメモリセルができ
る。
第４１図のワード線４１，４２間と、第４４図
のワード線４１，４２間の距離は、１目瞭然で本
実施例の方が小さいことがわかる。
本実施例は、多結晶SiとSOI層の不純物濃度の
差を利用して、多結晶Siを自己整合的に自らの酸
化膜で覆う方法を提供したが、第４２図に示した
ゲート酸化膜１２の上部にSi3N4膜を被着してお
くと、この不純物濃度の差を利用せずとも同構造
が実現できる。すなわち、これは第１３図に示し
た方法と同様の方法であり、多結晶Si４１，４２
を酸化しても、SOI層２７上はSiN4膜が被着され
ているので酸化されずに、多結晶Si上のみ被覆酸
化膜３３が形成される。その後の工程は前実施例
と同じで、最終的な構造は第４４図に示した構造
のうち、異なる部分はゲート酸化膜１２の部分が
ゲート酸化膜１２とその上に被着されたSi3N4膜
の２層になつているのみである。
以上説明した実施例は、すべて一対２つのメモ
リセンサに共通なn+層１５３をもち、コンタク
ト孔９を介してこれにAlのビツト線３が接続さ
れている場合である。本発明の他の実施例とし
て、少なくとも２対４つ以上のメモリセルに対し
て１つのコンタクト孔９とこれに接続される一本
のビツト線３の場合を示す。
第４５図にその平面図を示すように、キヤパシ
タ領域１６に基板接続孔２９を介して選択的に
SOI層２７を形成する。（また前述のように、全
面にSOI層を被着し、不用の部分はLOCOS法に
よつてフイールド酸化膜に変える方法も利用しう
る。）この時、１，２，…Ｎケのキヤパシタ部１
６をSOI層２７の引き出し部３６で接続してお
く。その後、接続部のSOIに、ＰやAsをよく知
られたイオン打込みや拡散法によつてn+層とし、
これを第４５図で示した多結晶Siビツト線３５と
する。予めn+層とするのは、この上にまたがる
ワード線がマスクとなつて、ソース・ドレイン形
成工程でもＰやAsが添加されないためである。
この後第３１〜第３５図に述べた方法等によつ
て、第４６図に示すようにワード線４とビツト線
３を形成すればよい。コンタクト孔９はＮケのメ
モリセルにつき、たつた１つであるので、コンタ
クト孔９を形成するためにメモリセル１つ１つに
合わせ余裕をとる必要がなく、高密度化に適す
る。
本実施例は、メモリセル１つ１つからSOI層の
引き出し部を設けたが、第４７図に他の実施例を
示すように、一対のメモリセルに一つの引き出し
部３６を設けると、その分だけ引き出し部に費や
す面積が小さくなつて高密度化に適する。
またここでは、Ｎケのメモリセルを１つのコン
タクト孔９でビツト線３と接続したが、１つのビ
ツト線に接続される全メモリセルをＮケとする
と、ビツト線Alは不必要となる。従つて、メモ
リセル上ではAlの配線を行う必要がなくなるた
め、メモリLSIを形成することが容易となる。Al
はメモリLSIの最上層に近い部分に形成されるた
め、下地の凹凸によつてAlの加工精度が低下す
るばかりでなく、急峻な段差ではAlの断線が発
生するので、LSIの加工の中では最もパターニン
グの難しい材料である。
以上述べたきたSOI層を用いるメモリセルは、
次のような利点を有する。すなわち、スイツチト
ランジスタ部およびビツト線が薄いSOR層にあ
るので、α粒子が入射してもSOI層中で電子−正
孔対を作る度合が小さく、耐α線に対して有利で
ある。また、スイツチトランジスタのドレイン部
１５３は、厚い酸化膜１３の上に被着されている
ので、ビツト線の寄生容量CDが小さい。メモリ
の信号対雑音比（Ｓ／Ｎ比）は、メモリセルのキ
ヤパシタ値CSとCDの比CS／CDに略比例するので、
本発明では、CSを大とし、かつさらにCDを小と
できるので、CS／CD比は極めて改善され、メモ
リの動作マージンは大きく改善される。
以上SOI層を用いるメモリセルの実施例を示し
たが、これらはすべてMOS反転層を用いたもの
である。すでに第２５図，第２６図に示したよう
に、MOS反転層のかわりにn+層を用いることも
できる。第４１図に示した構造に適用した実施例
を第４８図に示す。このn+層であるキヤパシタ
電極２５（２５１，２５２）は予め、溝１７を形
成する前にメモリキヤパシタを形成するSi基板１
０全体に所望の厚さだけn+層を通常のイオン打
込みや拡散で形成することもできるし、キヤパシ
タSi3N4膜１９を形成した後、イオン打込みによ
つて所定の部分にn+層２５を形成することもで
きる。この間ならどの工程の前後でもキヤパシタ
電極２５を形成することができる。
このキヤパシタ電極２５を用いると、すでに第
２５図の例で述べたように、プレート８にVSS（接
地電位）を与えることもできる。この場合には、
アイソレーシヨン高濃度層２０は選んだ基板濃度
によつて不必要である。
またパツケージ等から発生するα線の最多のエ
ネルギーはＵやThの4MeV程度であり、これが
垂直に入射すると、Si基板内で発生する電子−正
孔対の最も多く発生するのは最上面から20μｍ程
度となる。実際には、斜めから入射するので、必
ずしも20μｍ深さではないが、数μｍ厚以下の領
域で発生する電子を除去してやれば、耐α線性能
が向上する。
従つて、第４９図に示すごとく、n+のキヤパ
シタ電極２５（２５１，２５２）の下にＰ型のキ
ヤパシタ高濃度層２６を設けると、α線によつて
発生した電子に対する障壁となるばかりでなく、
第２６図に示した実施例と同様に空乏層が縮まる
ことによる空乏層容量の増加が得られ、さらにCS
が増大する。
また、α線による電子と正孔の影響を軽減する
ために、第４９図に示した高濃度層２６をSi基板
とみたて、Si基板１０をｎ型とし、このｎ型基板
と高濃度層２６で形成する接合に逆バイアスをし
ておき（ｎ型を＋、Ｐ型を−）、この接合の空乏
層内で発した電子と正孔をこの接合に電流として
逃がしてやれば、さらに耐α線性能が上昇する。
またSi基板１０を高濃度層２６よりさらに高濃
度にすると、基板内で発生した電子−正孔対が自
らで再結合して消滅する確率が高まり、耐α線に
対する性能が向上する。この場合には、P+型の
Si基板上にエピタキシヤル成長法でＰ型層を成長
させ、このＰ型層を基板としてメモリセルを形成
すればよい。
以上SOIを用いた実施例の説明では、キヤパシ
タを第２７図に示すように直方体とした。これを
第２０図〜第２４図に示したように加工最小寸法
Lminでキザミを入れると、同様に大幅にキヤパ
シタ面積ひいてはCSを増大させることができる。
第５０図にその鳥カン図を示し、第５１図にその
平面図を示す。キヤパシタ領域１６の一辺が、ま
だLminの２〜３倍以上あるときは、すべてのこ
のキザミを入れることができる。
また以下に示す実施例では、最小加工ピツチの
２倍のピツチでパターンが形成できる。すなわち
第５２図に示すように100〜1000nｍ厚のフイー
ルドSiO2膜１１を加工ピツチ2Lminで形成する。
これは全体に厚いSiO2膜１１を形成し、不必要
な部分をドライエツチングで除去し、さらにその
後全体に薄いSiO2膜１１１を形成すればよい。
次に第５３図に示すように、50〜1000nｍ厚の
LOCOS Si3N4膜３１を被着する。この後第５４
図に示すように全体Si3N4膜３１をドライエツチ
ングすると、エツチングに方向性があることか
ら、フイールド酸化膜の端部にSi3N4膜３１が残
る。
この後100〜1000nｍ厚に熱酸化すると、Si3N4
３１の被着されていないSi基板上の薄い酸化膜部
に厚いフイールド酸化膜１１２が形成される。そ
の後、第５６図に示すようにSi3N4膜３１を除去
し、薄い酸化膜１１１が除去されるまでエツチン
グする。これによつて、LOCOSエツチマスク溝
３６が形成され、これらのSiO2膜１１，１１２
をマスクとしてSi基板１０をドライエツチングす
ると、第５７図に示すようにエツチ溝１７が形成
される。このときエツチ溝のピツチはLminとな
り、第５２図に示した最初のフイールド酸化膜マ
スクのピツチ2Lminの２倍となつた。エツチ溝１
７の幅は少なくとも100nｍで、深さ5μｍ程度が
可能である。幅を拡げると深さも増す。幅を拡大
するには、Si3N4膜３１の厚さを大とすればよい
が、細い溝でもドライエツチ後、HF−HNO3系
溶液エツチング液で拡大することもできる。ドラ
イエツチされたSi表面は、一般に汚染や結晶欠陥
が発生しやすいので、溶液エツチングはこれらの
発生しやすい層を除去できる点で優れている。
また本実施例では、Si3N4膜３１を利用した方
法を示したが、基本的にはドライエツチングのマ
スク材を予め加工したエツヂに残存させればよ
い。例えば、第５４図に示した工程の後、SiO2
膜をエツチングで除去すると、第５８図に示すよ
うにSi3N4膜３１のみが残存する。仮にSi基板１
０をエツチングし、かつSi3N4膜をエツチングし
ないドライエツチングを用いると、第５９図に示
すように第５７図と逆パターンとなり、Si3N4膜
の存在する下がエツチングされない。従つて、ド
ライエツチングの各種膜のエツチング速度を勘案
して、マスク材料を選択すればよい。
以上説明した実施例は多くの選択肢あるプロセ
スの中から選んでいる。従つて各工程には種々な
代替案があるが、本発明は基板に形成した溝の側
壁をキヤパシタの一部とする基本概念は変らな
い。たとえば第２９図〜第３０図に説明した基板
接続孔の形成法は、キヤパシタ絶縁膜の上層が
Si3N4膜１９で形成され、これが多結晶Siのプレ
ート８の酸化の際に酸化されないので本方法が採
用できる。
たとえば第６０図に示すように、キヤパシタ絶
縁膜がTa2O5、NbOが800〜1000℃、酸素雰囲気
中の処理に耐えないような非耐酸化性膜３７であ
ると、多結晶Siプレート８を酸化して第１層間絶
縁膜を形成することができないので第６０図に示
すように、非耐酸化性膜３７の端部を覆うように
Si3N4膜で代表される耐酸化性第１層間絶縁膜３
８を被着することになる。このとき基板接続孔９
はプレート８や非耐酸化性絶縁膜の孔と別個にパ
ターン合せを必要とし、これらの孔の間に合せ余
裕を必要とする。また耐酸化性キヤパシタ絶縁膜
でも同方法を採用することもできる。
また本発明を、ワード線４がメモリセルアレー
内で連続的なゲートとして説明したが、第６１図
に示すように、メモリセル内の多結晶Siのトラン
スフアゲート３９を１つあるいは複数ケに対し
て、コンタクト孔４０を介してAlのワード線４
で接続する方法もある。こうすると従来から多く
の実績のある多結晶Siゲートの信頼性と、Alの
抵抗の低いことから、高速のメモリのスイツチン
グ時間をうることができる。第６１図は第４６図
に示した実施例の場合を借りて説明したが、本発
明の趣旨からすべてのメモリセルに適用しうる。
また本発明の趣旨は、基板に掘り込んだ溝の側
壁をキヤパシタの１部とすることにある。従つて
基板の溝以外の部分、たとえば基板表面部、ある
いは従来から知られている多結晶Si−Si3N4膜−
多結晶Siで構成される積層コンデンサーを基板表
面上に形成して、これを側壁部のキヤパシタと並
列に接続してさらにCSを大としても、本発明の趣
旨は損われることはない。
またスイツチトランジスタは、SOI層中でSi基
板と平行に形成されているが、第６２図に示すよ
うにSOI層２７の縦方向に、トランジスタチヤネ
ル部２８を形成することもできる。本縦型チヤネ
ルトランジスタは、以上説明してきたSOIを用い
るすべてのメモリセルに適用しうる。
また、本発明は冒頭にも述べたように、ｎチヤ
ネル型MOSトランジスタを用いて説明したが、
Ｐチヤネル型にするにはすべての不純物の導電型
を逆にする不純物を用いることで達成できる。リ
ンやAsはＢやAlに、Ｂはリン、As、Sbなどに置
換すればよい。
以上本発明を詳細な実施例によつて説明してき
たが、スイツチトランジスタを基板面に形成した
ものでは同平面面積で従来型のメモリセルよりキ
ヤパシタ容量CSで２〜３倍、SOI層中に形成した
ものは数倍のCS増加を期待しうる。実際には、溝
の形状の完全に直平面で構成されるわけではな
く、多少丸みを帯び、また微細部でのリングラフ
イの解像力低下のため設計形状が正方形であつた
としても、円形になる場合があるが、この場合で
もCSの減少は10〜20％にとまどまる。
α線によるダイナミツクメモリの誤動作は、CS
が10％増加しても１桁以上改善される場合が多い
ので、CSの２倍以上の増加はその規模のメモリの
信頼性を上昇するばかりでなく、さらに大規模の
メモリ実現を可能とする。
【図面の簡単な説明】
第１図〜第５図は従来のメモリセルを説明する
図、第６図〜第６２図は本発明の実施例を示す図
である。 １……キヤパシタ、２……スイツチトランジス
タ、３……ビツト線、４……ワード線、５……セ
ンスアンプ、６……寄生容量、７……活性領域、
８……プレート、９……コンタクト孔、１０……
Si基板、１１……フイールド酸化膜、１２……ゲ
ート酸化膜、１３……第１層間絶縁膜、１４……
第２層間絶縁膜、１５……拡散層、１６……キヤ
パシタ領域、１７……溝、１８……キヤパシタ
SiO2膜、１９……キヤパシタSi3N4膜、２０……
アイソレーシヨン高濃度層、２１……アイソレー
シヨンウエル、２２……孔、２３……突出部、２
４……突出柱、２５……キヤパシタ電極、２６…
…キヤパシタ高濃度層、２７……絶縁膜上エピタ
キシヤル層（SOI）、２８……スイツチトランジ
スタチヤネル部、２９……基板接続孔、３０……
下敷SiO2膜、３１……LOCOS・Si3N4膜、３２
……SOIフイールド酸化膜、３３……被覆酸化
膜、３４……下敷多結晶Si膜、３５……多結晶Si
ビツト線、３６……LOCOSエツチマスク溝、３
７……非耐酸化性絶縁膜、３８……耐酸化性第１
層間絶縁膜、３９……トランスフアーゲート、３
９……トランスフアーゲート接続孔。

Claims (1)

  1. 【特許請求の範囲】 １ 複数のワード線と、該ワード線と交叉して設
    けられた複数のビツト線と、該ワード線とビツト
    線との交点に設けられた複数のメモリセルと、 上記ビツト線に読みだされた情報を増幅して出
    力する出力回路とを有する半導体装置において、 上記メモリセルは情報を蓄積するための容量
    と、該容量への情報の読み書きを制御するスイツ
    チトランジスタとを含み、 上記スイツチトランジスタの第一の電極は上記
    ワード線に電気的に接続され、上記スイツチトラ
    ンジスタの第二の電極は上記ビツト線に電気的に
    接続され、上記スイツチトランジスタの第三の電
    極は上記容量に電気的に接続されており、かつ 上記ビツト線は第１のビツト線と第２のビツト
    線からなり、すくなくとも４つの上記メモリセル
    が上記第１のビツト線にコンタクト孔を介さずに
    電気的に接続され、上記第１のビツト線と上記第
    ２のビツト線はコンタクト孔を介して電気的に接
    続されることを特徴とする半導体装置。 ２ 上記容量は半導体基体に設けられた溝と、該
    溝の表面に設けられた絶縁膜と、該絶縁膜上に設
    けられた電極とを有することを特徴とする特許請
    求の範囲第１項記載の半導体装置。 ３ 上記スイツチトランジスタは、上記容量上に
    絶縁膜を介して設けられることを特徴とする特許
    請求の範囲第１項又は第２項記載の半導体装置。 ４ 上記半導体基体の上記溝の底部には、上記半
    導体基体の不純物濃度より高濃度の不純物領域が
    設けられてなることを特徴とする特許請求の範囲
    第２項記載の半導体装置。 ５ 上記半導体基体は、上記半導体基体とは異な
    る導電型の半導体基板の上に設けられてなること
    を特徴とする特許請求の範囲第１項乃至第４項の
    いずれかに記載の半導体装置。 ６ 上記第２のビツト線は、上記ワード線上に、
    絶縁膜を介して設けられてなることを特徴とする
    特許請求の範囲第１項乃至第５項のいずれかに記
    載の半導体装置。 ７ 上記第２のビツト線は、アルミニウムを含む
    ことを特徴とする特許請求の範囲第１項乃至第６
    項のいずれかに記載の半導体装置。 ８ 上記第１のビツト線は、シリコンを含むこと
    を特徴とする特許請求の範囲第１項乃至第７項の
    いずれかに記載の半導体装置。
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