JPH0613608A

JPH0613608A - 薄膜アクテイブ素子

Info

Publication number: JPH0613608A
Application number: JP16792992A
Authority: JP
Inventors: Yoshiharu Kataoka; 義晴片岡; Ken Kanamori; 謙金森; 学 ▲高▼濱; Manabu Takahama; Mikio Katayama; 幹雄片山; Masaya Okamoto; 昌也岡本; Takehisa Sakurai; 猛久桜井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1992-06-25
Filing date: 1992-06-25
Publication date: 1994-01-21

Abstract

(57)【要約】【目的】ゲート電極に高電圧を印加することなく、ソー
ス電極とドレイン電極との間に高電流を流すことができ
る。【構成】ゲート電極１２の各側縁部に陽極酸化絶縁膜１
３がそれぞれ積層されており、各陽極酸化膜１３および
ゲート電極１２の上面を覆うように、ゲート絶縁膜が設
けられている。ゲート絶縁膜１４上にチャネルが形成さ
れる半導体層１５が積層されて、その各側部に、ドレイ
ン電極１７およびソース電極１９がｎ⁺半導体層１６を
介して積層されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば液晶表示装置等
を構成するアクティブマトリクス基板に好適に使用され
る薄膜トランジスタ等の薄膜アクティブ素子に関する。

【０００２】

【従来の技術】液晶等を用いた高精細で大型の表示装置
では、近年、透明な絶縁性基板上に多数の絵素電極がマ
トリクス状に配置されたアクティブマトリクス基板が使
用されている。アクティブマトリクス基板５０は、図３
に示すように、透明なガラス基板上に複数の走査線６３
が平行に配置されており、各走査線６３と直交して、複
数の信号線６４が配置されている。そして、各走査線６
３と各信号線６４とによって形成される領域内には、絵
素電極６２が設けられている。各絵素電極６２には、ス
イッチング素子としてＴＦＴ６０が接続されている。各
ＴＦＴ６０は、走査線６３および信号線６４にそれぞれ
電気的に接続されている。

【０００３】このようなアクティブマトリクス基板で
は、各絵素電極６２がＴＦＴ６０によって駆動されるよ
うになっているために、走査線６３と信号線６４との交
差部での電気容量が増加することがなく、また、信号の
遅延等によるクロストーク現象が引き起されるおそれも
ないために、鮮明な画像が得られる。

【０００４】しかしながら、ＥＷＳ（エンジニアリング
・ワーク・ステーション）等に用いられる、より高精細
で大型のアクティブマトリクス型の表示装置では、ＴＦ
Ｔ６０によって各絵素電極が確実に駆動されるように、
各絵素電極６２に対する充電および放電を短時間に繰り
返す必要がある。そのためには、ＴＦＴ６０は、電圧が
印加されると同時に、ソース電極とドレイン電極との間
に高電流が流れるような特性を有し、しかも、耐電圧性
を有することが必要になる。このようなＴＦＴとして
は、例えば逆スタガー型がある。

【０００５】逆スタガー型のＴＦＴ６０の一例を図４に
示す。該ＴＦＴ６０は、ガラス基板５１の上に配線され
た走査線６３から分岐されて直線状に延びているゲート
電極５２を有する。ゲート電極５２は、各側縁部５２ａ
及び５２ｂが傾斜した断面台形状に形成されており、ゲ
ート電極５２は陽極酸化絶縁膜５３に覆われている。陽
極酸化絶縁膜５３はゲート電極５２と同様に各側縁部が
傾斜しており、ガラス基板５１の全体にわたって積層さ
れたゲート絶縁膜５４によって覆われた状態になってい
る。従って、ゲート絶縁膜５４も陽極酸化絶縁膜５３の
各側縁部上に位置する部分が傾斜した状態になってい
る。

【０００６】ゲート絶縁膜５４上には、ゲート電極５２
の上方を被覆するように半導体層５５が積層されてい
る。半導体層５５はゲート絶縁膜５４の各側縁部上に位
置する部分が傾斜した状態になっており、その傾斜部分
から平坦になったゲート絶縁膜５４上に達している。そ
して、半導体層５５の傾斜した部分を覆うように、一対
のｎ⁺半導体層５６および５６が傾斜状態で積層されて
いる。ｎ⁺半導体層５６は、ＴＦＴ６０がオンするとき
の接続抵抗を小さくし、ＴＦＴ６０がオフする時の抵抗
を大きくしている。

【０００７】ｎ⁺半導体層５６および５６の間であって
半導体層５５の上面には、エッチングストッパ層５８が
積層されている。さらに、一方のｎ⁺半導体層５６の傾
斜した部分を覆うように、ソース電極５９が傾斜状態で
積層されており、また、他方のｎ⁺半導体層５６の傾斜
した部分を覆うように、ドレイン電極５７が傾斜状態で
積層されている。ソース電極５９は信号線６４に接続さ
れている。そして、ドレイン電極５７の端部上面には、
ゲート絶縁膜５４上に積層された絵素電極６２の端部が
接合し、これらの両電極は電気的に接続されている。絵
素電極６２、ドレイン電極５７、エッチングストッパ層
５８、ソース電極５９等の上にはこれらを被覆するよう
に保護膜６１が積層されている。

【０００８】このような逆スタガー型のＴＦＴ６０を有
するアクティブマトリクス基板の走査線６３と信号線６
４との交差部の断面図を図５に示す。絶縁性基板である
ガラス基板５１上に積層された走査線６３は、各側縁部
６３ａ、６３ｂが傾斜した断面台形状に形成されてい
る。該走査線６３は、通常は、陽極酸化可能な金属であ
るＴａ、Ａｌ、Ｔｉ、Ｎｂ、Ｚｒ、Ｈｆ等の単層、又は
多層金属及び合金によって形成されている。

【０００９】走査線６３上には、陽極酸化して得られる
陽極酸化絶縁膜５３が積層されており、陽極酸化絶縁膜
５３はガラス基板５１の全体に積層されたゲート絶縁膜
５４によって覆われた状態になっている。ゲート絶縁膜
５４はＣＶＤ法、スパッタ法等によって積層されてお
り、前述したＴＦＴ６０におけるゲート絶縁膜にもなっ
ている。ゲート絶縁膜５４上には信号線６４が積層され
ている。走査線６３と信号線６４とは、陽極酸化絶縁膜
５３及びゲート絶縁膜５４の２層の絶縁膜によって確実
に電気的に絶縁されている。

【００１０】このように走査線６３と信号線６４の交差
部においても、陽極酸化絶縁膜５３およびゲート絶縁膜
５４の２層の絶縁膜が設けられており、各絶縁膜５３お
よび５４におけるピンホール、破れ等による走査線６３
と信号線６４間のリークを防止している。

【００１１】このような構成のアクティブマトリクス基
板には、各絵素電極６２と対向する対向電極が設けられ
た対向電極基板が配置されており、両基板間に液晶層が
設けられて、液晶表示装置が構成される。該液晶表示装
置では、保護膜６１上に液晶層の液晶分子の配向を規制
する配向膜が設けられており、また、対向基板における
対向電極上にも、配向膜が配置されている。配向膜は、
ＳｉＯ₂、ポリイミド系樹脂等により構成されている。

【００１２】アクティブマトリクス基板では、走査線６
３に駆動電圧が印加されると、走査線６３に接続された
ＴＦＴ６０のゲート電極５２にも電圧が印加される。ゲ
ート電極５２に印加された電圧により陽極酸化絶縁膜５
３及びゲート絶縁膜５４を通して、ゲート絶縁膜５４と
半導体層５５の界面である半導体層５５表面に電荷が誘
起されて、チャネルが半導体層５５内に形成される。そ
して、ソース信号が信号線６４に印加されることによっ
て、ＴＦＴ６０のソース電極５９に電圧が印加される
と、ソース電極５９とドレイン電極５７の電位差によ
り、半導体層５５内に誘起された電荷が、チャネルを通
ってドレイン電極５７および絵素電極６２に流れ込む。
液晶層は絵素電極６２と対向電極との間の印加電圧に対
応して配向が変更されることにより、光学的に変調さ
れ、この光学的変調が表示パターンとして視認される。

【００１３】

【発明が解決しようとする課題】このようなアクティブ
マトリクス基板５０では、ＴＦＴ６０がオンする時のゲ
ート絶縁膜５４と半導体層５５の界面での誘電電荷密度
を高めて、ＴＦＴ６０のソース電極５９とドレイン電極
５７との間を流れる電流を増大させるためには、ゲート
電極５２に印加されるゲート電圧を高くする方法と、陽
極酸化絶縁膜５３およびゲート絶縁膜５４を薄くする方
法とがある。しかしながら、ソース電極５９とドレイン
電極５７との間の電流を増大する方法では、ゲート電極
５２に印加されるゲート電圧を高くすると、陽極酸化絶
縁膜５３およびゲート絶縁膜５４に印加される電圧も大
きくなり、各絶縁膜５３および５４は、絶縁破壊が生じ
易くなる。また、後者の各絶縁膜５３および５４を薄く
する方法では、容量成分が陽極酸化絶縁膜５３およびゲ
ート絶縁膜５４の膜厚に依存するために、これらの絶縁
膜５３、５４の膜厚を薄くすると、走査線６３及び信号
線６４の重畳部での容量成分が増加して信号の遅延が大
きくなる。さらに、上記いずれの方法の場合にも、ＴＦ
Ｔ６０の個数が多くなるにともなって、絶縁破壊および
信号遅延の問題が顕著になるために、表示装置を大型化
する場合の障害となる。本発明は上記した従来技術の
問題点を解決するものであり、その目的は耐電圧性を有
しているために、オンする際にも絶縁破壊を発生させる
ことなく高電流を流すことができ、しかも、容量成分に
対して短時間による充電および放電が可能であるため
に、高速駆動が可能なＴＦＴ等の薄膜アクティブ素子を
提供することにある。

【００１４】

【課題を解決するための手段】本発明の薄膜アクテイブ
素子は、絶縁性基板上に設けられたゲート電極と、該ゲ
ート電極を覆う第１絶縁膜と、該第１絶縁膜を覆う半導
体層と、前記ゲート電極の上方の半導体層内にてゲート
チャネルが形成されるように該半導体層上に適当な間隔
をあけて配置されたソース電極及びドレイン電極と、を
有する薄膜アクテイブ素子であって、前記ゲート電極に
おけるソース電極及びドレイン電極に対向する部分それ
ぞれと前記第１絶縁膜との間に位置するように、該ゲー
ト電極上に第２絶縁膜がそれぞれ積層されており、各第
２絶縁膜間のゲート電極上に前記第１絶縁膜が直接積層
されていることを特徴としてなり、そのことにより上記
目的が達成される。

【００１５】前記ゲート電極は陽極酸化可能な材料によ
り構成されており、前記第２絶縁膜が該ゲート電極の陽
極酸化膜になっている。

【００１６】

【作用】本発明の薄膜アクティブ素子では、ゲート電極
に印加される電圧を高くすることなく、半導体と絶縁膜
との境界層における半導体表面へのゲート電圧による電
界効果が高まり、誘電電荷密度が上昇する。

【００１７】

【実施例】以下、本発明の実施例について説明する。図
１は本発明の薄膜アクティブ素子であるＴＦＴが使用さ
れたアクティブマトリクス基板の平面図であり、図２は
図１のＡ−Ａ線に沿った断面図である。

【００１８】このアクティブマトリクス基板１は、図１
に示すように、絶縁性基板であるガラス基板１１の上
に、複数の走査線（ゲートバスライン）２３および複数
の信号線（ソースバスライン）２４が格子状になるよう
に相互に直交して設けられている。各走査線２３および
各信号線２４によって囲まれた矩形状のそれぞれの領域
内には、絵素電極２２が配置されている。各絵素電極２
２が配置された領域内の隅部には、走査線２３から絵素
電極２２に向かって延設されたゲート電極１２が分岐さ
れており、そのゲート電極１２の先端部寄りの部分が、
各ＴＦＴ１０のゲート電極１２になるように、各領域の
隅部にスイッチング素子として本発明のＴＦＴ１０が設
けられている。

【００１９】ＴＦＴ１０は、図１に示すように、ガラス
基板１１の上に配線された走査線２３から分岐されて直
線状に延びているゲート電極１２を有する。ゲート電極
１２は図２に示すように、各側縁部１２ａ及び１２ｂが
傾斜した断面台形状に形成されている。ゲート電極１２
の傾斜した側縁部１２ａおよび１２ｂ上には陽極酸化絶
縁膜１３および１３がそれぞれ積層されている。各陽極
酸化絶縁膜１３およびゲート電極１２の上面は、ガラス
基板１１の全体に積層されたゲート絶縁膜１４によって
覆われた状態になっている。従って、ゲート絶縁膜１４
もゲート電極１２の各側縁部の上に位置する部分が傾斜
している。

【００２０】ゲート絶縁膜１４上には、ゲート電極１２
の上方を覆うように、半導体層１５が積層されている。
半導体層１５はゲート絶縁膜１４の各側縁部上に位置す
る部分を覆っており、各側縁部の下部より延設されてゲ
ート絶縁膜１４の平坦部分にまで達している。半導体層
１５の各側部には、該半導体層１５の傾斜した部分を覆
うように、ｎ⁺にドープされた半導体層である一対のｎ⁺
半導体層１６および１６が傾斜状態で積層されている。
各ｎ⁺半導体層１６は、ＴＦＴ１０がオンする際の接続
抵抗を小さくするとともに、オフする際の接続抵抗を大
きくする。

【００２１】各ｎ⁺半導体層１６および１６間に位置す
る半導体層１５の上面には、エッチングストッパ層１８
が積層されている。さらに、一方のｎ⁺半導体層１６上
には、該半導体層１６の傾斜した部分を覆うように、ソ
ース電極１９が傾斜状態で積層されており、他方のｎ⁺
半導体層１６上には、該半導体層１６の傾斜した部分を
覆うように、ドレイン電極１７が傾斜状態で積層されて
いる。そして、該ドレイン電極１７の端部が、ゲート絶
縁膜上に積層された絵素電極２２の端部上に積層され
て、該ドレイン電極１７と絵素電極２２とが電気的に接
続されている。絵素電極２２、ドレイン電極１７、エッ
チングストッパ層１８およびソース電極１９上には、こ
れらを被覆するように保護膜２１が積層されている。

【００２２】このようなアクティブマトリクス基板の製
造方法について説明する。ガラス基板１１の表面に、Ｔ
ａ₂Ｏ₅、Ａｌ₂０₃、Ｓｉ₃Ｎ₄等のベースコート膜が、例
えば、３００ｎｍ〜９００ｎｍの厚さに形成され、該ベ
ースコート膜上に走査線２３およびゲート電極１２が形
成される。走査線２３およびゲート電極１２は、はＴａ
を用いて厚さ３００ｎｍ程度に形成されている。走査線
２３およびゲート電極１２としてはＴａ以外に陽極酸化
可能な金属であるＡｌ、Ｔｉ、Ｎｂ、Ｚｒ、Ｈｆ等の単
層または多層金属及び合金等も使用することができる。
次いで、Ｔａにより構成された走査線２３およびゲート
電極１２を陽極酸化して、Ｔａ₂Ｏ₅の陽極酸化絶縁膜１
３を形成する。該陽極酸化絶縁膜１３を形成する際に
は、ゲート電極１２のゲートチャネル部分が陽極酸化さ
れないように、フォトレジスト等によってパターニング
される。

【００２３】次に、陽極酸化絶縁膜１３上に、例えばＳ
ｉ₃Ｎ₄等のＳｉＮｘを用いてゲート絶縁膜１４をＣＶ
Ｄ、スパッタ法等によって積層する。ＳｉＮｘに替え
て、ＳｉＯｘ、Ｔａ₂Ｏ₅、Ａｌ₂Ｏ₃、ＴｉＯ₂、Ｙ
₂Ｏ₃、その他の酸化物或は窒化物によって形成され得る
絶縁膜を用いてもよい。ゲート絶縁膜１４の膜厚は、１
５０ｎｍ〜６００ｎｍ程度が適切であるが、本実施例で
は、２００ｎｍ〜３５０ｎｍに形成されている。

【００２４】続いて、ゲート絶縁膜１４の上にアモルフ
ァスＳｉ製の半導体層１５を積層する。半導体層１５と
しては、ＣｄＳｅ、Ｔｅ及び多結晶Ｓｉを用いてもよ
い。半導体層１５の膜厚は２０ｎｍ〜９０ｎｍ程度が適
切であるが、本実施例では５０ｎｍに形成した。

【００２５】半導体層１５の上面には、該半導体層１５
を保護するために、例えばＳｉ₃Ｎ₄等のＳｉＮｘによっ
て、エッチングストッパ層１８が積層される。エッチン
グストッパ層１８としては、ＳｉＯｘ、Ｔａ₂Ｏ₅、Ａｌ
₂Ｏ₃、ＴｉＯ₂、Ｙ₂Ｏ₃、あるいはその他の酸化物もし
くは窒化物によって形成され得る絶縁膜を用いてもよ
い。

【００２６】エッチングストッパ層１８の各側部上に
は、アモルファスＳｉにＰをドープしたｎ⁺半導体層１
６および１６が積層されている。ｎ⁺半導体層１６とし
ては、Ｓｂ、Ａｓ等のドーパントをドープして形成して
もよい。各ｎ⁺半導体層１６の膜厚は２０ｎｍ〜９０ｎ
ｍ程度が適切であるが、本実施例では３０ｎｍに形成さ
れている。

【００２７】続いて、各ｎ⁺半導体層１６上にデータ信
号（ソース電圧）を供給する信号線２４を、所定の形状
となるようにＴｉを用いて厚さ３００ｎｍ程度に形成す
る。このとき、同時にソース電極１９およびドレイン電
極１７も形成する。信号線２４は、Ｔａ、Ａｌ、Ｔｉ、
Ｎｉ、Ｍｏ、Ｗ、Ｎｂ、Ｚｒ、Ｈｆ、Ｃｒ、Ｃｕ等の単
層または多層金属および合金を使用してもよい。

【００２８】さらに、信号線２４、ソース電極１９およ
びドレイン電極１７上に、ＳｉＮｘ絶縁膜によって保護
膜２１を、厚さ５００ｎｍ程度に積層する。保護層の厚
さは、２００ｎｍ〜１０００ｎｍ程度であればよい。保
護膜２１としては、ＳｉＮｘ以外に、ＳｉＯｘ、Ｔａ₂
Ｏ₅、Ａｌ₂Ｏ₃、ＴｉＯ₂、Ｙ₂Ｏ₃、あるいはその他の酸
化物もしくは窒化物としてもよい。保護膜２１は、ガラ
ス基板１１の全面に形成することなく、ＴＦＴ１０、走
査線２３および信号線２４等の表示に直接関与しない部
分のみを覆うように、絵素電極２２の中央部を除去した
窓あき構造としてもよい。

【００２９】このようにして、本発明の薄膜アクティブ
素子であるＴＦＴ１０を有するアクティブマトリクス基
板１が製造される。

【００３０】このような構成のアクティブマトリクス基
板には、各絵素電極２２と対向する対向電極が設けられ
た対向電極基板が配置され、両基板間に例えばツイステ
ッドネマチック液晶層が設けられることにより、液晶表
示装置が構成される。該液晶表示装置では、保護膜２１
上に液晶層の液晶分子の配向を規制する配向膜が設けら
れており、また、対向基板における対向電極上にも、配
向膜が配置されている。配向膜は、ＳｉＯ₂、ポリイミ
ド系樹脂等により構成されている。

【００３１】このようなアクティブマトリクス基板１に
おいて、走査線２３に駆動電圧が印加されると、走査線
２３に接続されたＴＦＴ１０のゲート電極１２に電圧が
印加される。この印加された電圧によりゲート絶縁膜１
４と半導体層１５の界面に電荷が誘起される。この誘起
された電荷が、ゲートチャネルが半導体層１５内に形成
される。そして、ソース信号が信号線２４に印加される
ことによって、ＴＦＴ１０のソース電極１９に電圧が印
加されると、半導体層１５内に誘起された電荷がソース
電極１９とドレイン電極１７の電位差により、チャネル
を通って、ドレイン電極１７および絵素電極２２に流れ
込む。液晶層は、絵素電極２２と対向電極との間の印加
電圧に対応して配向が変更されることにより光学的に変
調され、この光学的変調が表示パターンとして視認され
る。

【００３２】アクティブマトリクス基板１におけるＴＦ
Ｔ１０では、半導体層１５の表面に誘起される電荷密度
が大きく、しかも、半導体層１５内のチャネルが十分に
厚いため、高速駆動等によってＴＦＴ１０がオンする場
合でも、ソース電極１９とドレイン電極１７との間に高
電流が流れる。

【００３３】なおゲート電極１２の各側部に、陽極酸化
絶縁膜１３以外の絶縁膜を設けてもよい。例えば、ガラ
ス基板１１上に、Ｔａによって厚さ３００ｎｍの走査線
２３およびゲート電極１２を形成した後に、ゲート電極
１２上に、スパッタ法またはＣＶＤ法によって、Ｓｉ₃
Ｎ₄等のＳｉＮｘを、厚さ２００ｎｍにて形成する。ゲ
ート電極１２のチャネル上に絶縁膜が形成されないよう
にするために、フォトレジスト等を用いてパターニング
される。この場合には、ゲート電極１２および走査線２
３としては、Ｔａ、Ａｌ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｎ
ｂ、Ｚｒ、Ｈｆ、Ｃｒ、Ｃｕ等の単層または多層金属お
よび合金を使用してもよい。また、絶縁膜としては、Ｓ
ｉ₃Ｎ₄等のＳｉＮｘを用いたが、ＳｉＯｘ、Ｔａ₂Ｏ₅、
ＡｌＯ₃、ＴｉＯ₂、Ｙ₂Ｏ₃、あるいはその他の酸化物も
しくは窒化物によって形成され得る絶縁膜を用いてもよ
い。

【００３４】さらに、上記実施例では、ＴＦＴ１０を用
いたアクティブマトリクス基板１について説明したが、
本発明は大規模集積回路に使用される薄膜アクティブ素
子にも適用可能である。

【００３５】

【発明の効果】本発明の薄膜アクティブ素子は、このよ
うに、ゲート電極に高電圧を印加することなく、ソース
電極とドレイン電極との間の電流を高くできるために、
耐電圧性が要求されず、該スイッチング素子に接続され
た容量成分に対して短時間による充電および放電が可能
になる。その結果、高速駆動が要求される高精細な大型
表示装置、大規模集積回路等が容易に実現できる。ま
た、２層の絶縁膜を有する冗長な構造を採用できるため
に歩留りが向上するために、大型表示装置、大規模集積
回路のコストの低減に寄与できる。

【図面の簡単な説明】

【図１】本発明の薄膜アクティブ素子を用いたアクティ
ブマトリクス基板の一実施例を示す平面図。

【図２】図１のＡ−Ａ線に沿った断面図。

【図３】従来のアクティブマトリクス基板の等価回路
図。

【図４】そのアクティブマトリクス基板に使用される薄
膜アクティブ素子の構造を示す断面図。

【図５】そのアクティブマトリクス基板に於ける走査線
と信号線の重畳部の構造を示す断面図。

【符号の説明】

１アクティブマトリクス基板１０、６０ＴＦＴ１１、５１ガラス基板１２、５２ゲート電極１２ａ、５２ａ側縁部１２ｂ、５２ｂ側縁部１３、５３陽極酸化絶縁膜１４、５４ゲート絶縁膜１５、５５半導体層１６、５６ｎ⁺半導体層１７、５７ドレイン電極１９、５９ソース電極１８、５８エッチングストッパ層２１、６１保護膜２２、６２絵素電極２３、６３走査線２４、６４信号線６３ａ、６３ｂ側縁部

フロントページの続き (72)発明者片山幹雄大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者岡本昌也大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者桜井猛久大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内

Claims

【特許請求の範囲】

【請求項１】絶縁性基板上に設けられたゲート電極
と、該ゲート電極を覆う第１絶縁膜と、該第１絶縁膜を覆う半導体層と、前記ゲート電極の上方の半導体層内にてゲートチャネル
が形成されるように該半導体層上に適当な間隔をあけて
配置されたソース電極及びドレイン電極と、を有する薄
膜アクテイブ素子であって、前記ゲート電極におけるソース電極及びドレイン電極に
対向する部分それぞれと前記第１絶縁膜との間に位置す
るように、該ゲート電極上に第２絶縁膜がそれぞれ積層
されており、各第２絶縁膜間のゲート電極上に前記第１
絶縁膜が直接積層されていることを特徴とする薄膜アク
テイブ素子。
【請求項２】前記ゲート電極が陽極酸化可能な材料に
より構成されており、前記第２絶縁膜が該ゲート電極の陽極酸化膜である請求
項１に記載の薄膜アクテイブ素子。