JPH0614068B2 - 遅延掃引装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は高速電気現象の波形を観測するオシロスコープ
の遅延掃引装置に関する。

オシロスコープにおいては、観測波形の時間的に遅れた
２点の部分を精密に観測するために遅延掃引装置が用い
られるが、本発明は改良された遅延掃引装置を提供する
ものである。

［従来の技術］ 従来の遅延掃引装置の一例（特公昭５４−１５５０３）
を第３図に示し、説明する。

第３図において、１１は被観測波形を掃引するための、
のこぎり波を発生する主掃引回路である。この主掃引回
路１１は、被観測波形に同期したトリガがトリガ入力端
子１２に印加されると、それに同期してのこぎり波であ
る主掃引出力１４を主掃引出力端子１３に出力する。１
５は分周器で、主掃引回路１１の掃引の周期を分周して
分周出力で切換スイッチ２２を切換えるための分周器で
ある。１７は、切換スイッチ２２からの信号で、主掃引
回路の動作のスタートから遅れてのこぎり波である遅延
掃引出力１９を遅延掃引出力端子１８に出力する遅延掃
引回路である。１２Ａおよび２１Ｂはそれぞれ第１コン
パレータおよび第２コンパレータで、それぞれの一方の
端子には、主掃引出力１４が印加されており、それぞれ
の他方の端子には、ポテンショ・メータ２６Ａおよび２
６Ｂからの参照電圧が印加されている。主掃引出力１４
の電圧が、それぞれの参照電圧を越えたとき、第１およ
び第２コンパレータ２１Ａ，Ｂはそれぞれ出力する。２
３はポテンショ・メータ２６Ａ，Ｂの２つの参照電圧の
差を読取るためのディジタル・ボルトメータでその出力
は、ディジタル表示回路２４において主掃引回路１１の
掃引率（のこぎり波１４の立上りの傾斜率）を乗算され
て表示される。

このような構成の遅延掃引回路を有するオシロスコープ
において、いま管面上にパルス列が表示されており、た
とえば、そのパルス列のＮ番目のパルスの立上り部分を
観測する場合には、ポテンショ・メータ２６Ａを管面上
を観測しながら加減すると、主掃引出力１４のＮ番目の
パルスに対応する点で第１コンパレータ２１Ａが動作
し、その出力は切換スイッチ２２を経て遅延掃引回路１
７を動作せしめて、遅延掃引出力１９を得るから、Ｎ番
目のパルスの立上り部分を主掃引回路１１の動作による
パルス列の表示と同時に表示することができる。同様に
して、パルス列のＮ＋１番目のパルスの立上り部分を観
測しながらポテンショ・メータ２６Ｂを加減すると、主
掃引出力１４のＮ＋１番目のパルスに対応する点で第２
コンパレータ２１Ｂが動作し、その出力は切換スイッチ
２２を経由して遅延掃引回路１７を動作させて、Ｎ＋１
番目のパルスの立上り部分をＮ番目のパルスの立上り部
分に重ねて表示することができる。

このように動作せしめることによって主掃引によるパル
ス列と、遅延掃引によるＮ番目のパルスの立上り部分と
Ｎ＋１番目のパルスの立上り部分の合計３つの波形を観
測することができる。

この３つの波形は、分周器１５からの出力による切換ス
イッチ２２の切換の順序にしたがって交互の管面上に掃
引され、表示される。

ここで、Ｎ番目のパルスの立上り部分の位置とＮ＋１番
目のパルスの立上り部分の位置とが管面上で一致してい
るときに、ディジタル表示回路２４には、ディジタル電
圧計２３の出力と、主掃引回路１１の掃引率とが乗算さ
れた値が、Ｎ番目のパルスとＮ＋１番目のパルスとの時
間間隔として表示される。すなわち、パルス列の周期を
ディジタル表示している。

この第３図に示す従来例においては、第１および第２コ
ンパレータ２１Ａ，Ｂの入力におけるオフセット電圧お
よび２つのオフセット電圧の差や、入出力間の遅延時間
差が周期温度の変化によって変動するために、主掃引と
２つの遅延掃引との間および２つの遅延掃引相互間の遅
延時間が変動し、誤差が発生した。また高速の２つのコ
ンパレータ（２１Ａ，Ｂ）を必要とするために回路が複
雑となり、ディジタル電圧計２３を必要とするところか
ら、高価格となるのを避けることができなかった。

このような問題点を解決するために第４図に示されるよ
うな遅延掃引装置が用いられている。第４図において、
３１Ａおよび３１Ｂはそれぞれ第１Ｄ／Ａ変換器および
第２Ｄ／Ａ変換器である。３２Ａおよび３２Ｂはデータ
が入力されると、それをそれぞれ第１および第２遅延デ
ータ３５Ａ，Ｂとして第１および第２Ｄ／Ａ変換器３１
Ａ，Ｂに印加するための第１シフト・レジスタおよび第
２シフト・レジスタである。

第４図に示す例においては、第３図にポテンショ・メー
タ２６Ａ，Ｂに換えて、データにより第１および第２Ｄ
／Ａ変換器３１Ａ，Ｂで参照電圧を発生し、これを切換
スイッチ２２で切換て、コンパレータ２１に印加してい
る。

第４図においては、コンパレータを１個にしたために、
コンパレータによる変動要因は除去され、さらに、高価
であったディジタル電圧計２３（第３図）を用いずに、
第１，第２シフト・レジスタ３２Ａ，Ｂへのデータか
ら、２つの遅延掃引の時間差を計算し表示することとし
た（第４図においてはディジタル表示回路２４は省略さ
れている）。

［発明が解決しようとする問題点］ 第４図において示された従来例は、第３図に示された従
来例の問題点をいくつかを解決するものであった。しか
しながら、重要な未解決の問題点が残されている。

この問題点は、第４図において、第１および第２Ｄ／Ａ
変換器３１Ａ，Ｂの特性の差である。この第１および第
２Ｄ／Ａ変換器３１Ａ，Ｂには、１２ビット〜１６ビッ
トの分解能が要求され、周囲温度の変化に対して特性の
揃ったものを揃えることは極めて困難であり、高価なも
のとなる大きな要因でもあった。

このような特性の差について、第５図により説明する。

同図のＸ軸は入力データの値を示し、Ｙ軸はＤ／Ａ変換
器の出力電圧によって決定される２つの遅延掃引の遅延
時間をあらわしている。

線５０は、Ｄ／Ａ変換器のオフセット電圧が零で、デー
タの入力に対して、忠実に遅延時間を生ずるような出力
電圧を発生していることを示している。

これに対して線５１および線５２はそれぞれ負および正
のオフセット電圧を生じている場合を示している。

点線５３はオフセット電圧は零であるがＤ／Ａ変換器の
利得に誤差がある場合を示している。

ここで、たとえば、第１シフト・レジスタ３２Ａの出力
を受けた第１Ｄ／Ａ変換器３１Ａの出力特性は線５１で
あらわされ、４（ｍＳ）のデータが入力されており、第
２シフト・レジスタ３２Ｂの出力を受けた第２Ｄ／Ａ変
換器３１Ｂの出力特性は線５２であらわされ、５（ｍ
Ｓ）のデータが入力されているとすると、第５図のＡ点
およびＢ点に示すように、入力されたデータの差の値は
１（ｍＳ）であるにもかかわらず、第１および第２Ｄ／
Ａ変換器３１Ａ，３１Ｂの出力電圧のオフセットに起因
して、遅延時間の差は２（ｍＳ）になってしまう。

第５図から明らかなように第１および第２Ｄ／Ａ変換器
３１Ａ，３１Ｂのオフセット電圧の遅延時間の誤差の比
率は、データの値が小さいほど大きい。

しかしながら、第１および第２Ｄ／Ａ変換器３１Ａ，３
１Ｂのいずれか、または双方の利得に誤差がある場合に
は、誤差の比率は点線５３が示すように一定（傾斜が一
定）であるから、オフセット電圧によってもたらされる
程の問題はない。

第４図に示した従来例においては、２つのＤ／Ａ変換器
を用いるために、その特性の差異が誤差原因となり、ま
た、その特性をできるだけ揃ったものを２個使用するた
めに、高価なものとなった。

この特性の差異およびＤ／Ａ変換の誤差は、両Ｄ／Ａ変
換器の温度特性によっても生ずるものであり、温度特性
のよく揃ったものはさらに高価なものになるという問題
点があった。

［問題点を解決するための手段］ 本発明はこのような従来技術の問題点を解決するために
なされたものである。

そこで本発明では、第４図に示した回路において、第１
Ｄ／Ａ変換器の出力と第２Ｄ／Ａ変換器の出力とを比較
する較正用コンパレータと、この較正用コンパレータの
出力を受けて、計算処理して、この較正用コンパレータ
の出力が零となるような第１遅延データおよび第２遅延
データと第１シフト・レジスタおよび第２シフト・レジ
スタに印加して、このプロット点におけるデータを処理
するための計算処理回路と、このようなデータを複数の
プロット点において求めて記憶するランダム・アクセス
・メモリ（ＲＡＭ）とを設けた。

［作用］ 遅延掃引装置を用いての測定に先立ち、較正用コンパレ
ータの出力が零となるような第１遅延データおよび第２
遅延データを、第１および第２Ｄ／Ａ変換器のダイナミ
ック・レンジ中の複数のプロット点で求め、これを計算
処理して補正係数を求めＲＡＭに記憶し、 主掃引波形のスタート点から第１Ｄ／Ａ変換器の出力に
もとづき出力される第１遅延掃引波形のスタート点まで
の第１遅延時間および、主掃引波形のスタート点から第
２Ｄ／Ａ変換器の出力にもとづき出力される第２遅延掃
引波形のスタート点までの第２遅延時間を求める場合に
は、補正係数にもとづいて第１，第２レジスタを介して
第１，第２Ｄ／Ａ変換器に誤差を発生しない補正された
データを印加するようにした。

この補正係数を第１および第２Ｄ／Ａ変換器のダイナミ
ック・レンジ中の多くの点でプロットするならば、補正
の精度はいくらでも向上せしめることが可能となる。

したがって、特性の揃った高価なＤ／Ａ変換器を２個用
いる必要もなく、しかも、高精度な遅延掃引装置を実現
することが可能となった。

［実施例］ 本発明の一実施例を第１図に示し、説明する。ここにお
いて、第３図および第４図に示されたものに対応するも
のには、同じ番号または記号を用いて示した。また第１
図に示したものの動作を説明するための波形図を第２Ａ
図および第２Ｂ図に、動作の流れを示すフローチャート
を第２Ｃ図に示している。

第１図において、主掃引回路１１はトリガ入力端子１２
に印加されたトリガ（第２Ａ図（ａ））に同期して、主
掃引出力端子１３に主掃引出力１４（第２Ａ図（ｂ））
を得る。

主掃引回路１１の内部では、主掃引出力１４を発生する
ための主掃引ゲート４１（第２Ａ図（ｅ））がつくられ
ており、これが分周器１５に印加されている。主掃引ゲ
ート４１（ｅ）は分周器１５で１／４に分周されて、分
周出力４２（第２図（ｆ））を出力する。

主掃引出力４１（ｂ）のスタート点から遅延せしめる時
間である第１遅延時間Ｔ_１（第２Ａ図（ｂ）参照）およ
び第２遅延時間Ｔ_２（第２Ａ図（ｂ）参照）が、マイク
ロプロセッサなどを含む計算処理回路３６から、たとえ
ば２４ビットのシリアル・データで出力されると、その
上位１２ビットは、シフト・レジスタ３２Ａに、下位１
２ビットはシフト・レジスタ３２Ｂに、それぞれ格納さ
れる。シフト・レジスタ３２Ａおよび３２Ｂは、それぞ
れ第１遅延データ３５Ａおよび第２遅延データ３５Ｂと
して、それぞれ第１および第２Ｄ／Ａ変換器３１Ａ，３
１Ｂに送出される。第１遅延データ３５Ａが印加された
ときには、第１Ｄ／Ａ変換器３１Ａは第１遅延電圧Ｖ_１
を、第２遅延データ３５Ｂが印加されたときには、第２
Ｄ／Ａ変換器３１Ｂは第２遅延電圧Ｖ_２を、第２Ａ図
（ｄ）に示す第１，第２Ｄ／Ａ出力４３Ａ，４３Ｂ（第
２Ａ図（ｄ）には単にＤ／Ａ出力４３と記載）として較
正用コンパレータ２８に出力すると同時に切換えスイッ
チ２２を介して遅延掃引用コンパレータ２７にも印加す
る。

コンパレータ２７はその一方の端子に主掃引出力１４
（ｂ）が印加され、他方の端子には第１，第２Ｄ／Ａ出
力４３Ａ，Ｂ（ｄ）である第１遅延電圧Ｖ_１または第２
遅延電圧Ｖ_２が印加されているから、主掃引出力１４
（ｂ）の電圧が第１遅延電圧Ｖ_１または第２遅延電圧Ｖ
_２を越えたとき、遅延掃引用コンパレータ２７が動作し
て遅延掃引回路１７を動作せしめ、第１または第２遅延
電圧Ｖ_１またはＶ_２に対応して、第１遅延掃引出力１９
Ａまたは第２遅延掃引出力１９Ｂ（第２Ａ図（ｃ））を
遅延掃引出力端子１８に出力する。

このようにして得られた主掃引出力１４および第１遅延
掃引出力１９Ａと第２遅延掃引出力１９Ｂは、図示され
てはいない掃引増幅器に印加されてスイッチにより選択
されて、第２Ａ図（ｇ）に示す掃引波形として増幅され
たものがブラウン管のＸ軸に印加される。

第２Ａ図に示した例では、分周器１５は主掃引ゲート４
１（ｅ）を１／４に分周しており、分周器１５の出力で
ある分周出力４２（ｆ）が変化したのち、最初に掃引波
形（ｇ）として選択されるのは主掃引出力１４であり、
そのつぎに選択されるのは第１または第２遅延掃引出力
１９Ａ、または１９Ｂである。このようにすることによ
って、第１または第２Ｄ／Ａ変換器３１Ａまたは３１Ｂ
の第１，第２Ｄ／Ａ出力４３Ａ，４３Ｂが安定した状態
において発生した第１または第２遅延掃引出力１９Ａ，
１９Ｂを、掃引波形（ｇ）として選択することができる
からである。

このような状態は高速の掃引時に問題となるが、それに
ついて、第２Ｂ図により説明する。

第２Ｂ図（ｂ）に主掃引出力１４がピークに達したと
き、第１，第２Ｄ／Ａ出力４３Ａ，Ｂ（ｄ）は、たとえ
ば第１遅延電圧Ｖ_１から第２遅延電圧Ｖ_２に移行する
が、その移行に要するセットリング時間は、実施例に用
いられる程度の高精度のＤ／Ａ変換器においては１μＳ
程度であり、そのあとにも、第２Ｂ図（ｄ）に示すよう
なリンギングがつづく場合があるが、第１，第２Ｄ／Ａ
出力４３Ａ，Ｂが切換った直後の第１または第２遅延掃
引出力１９Ａ，１９Ｂは、そのリンギングなどの影響を
受けて誤差を生ずる可能性があるために、掃引波形とし
ては用いず、この第１，第２Ｄ／Ａ出力４３Ａ，Ｂの切
換えとは何の関係もない主掃引出力１４を、その切換え
直後の掃引波形（第２Ａ図（ｇ）参照）として用いてい
る。第２Ａ図から明らかなように、分周器１５の分周比
を変えるらば、同図（ｇ）において、主掃引１４のつぎ
に第１遅延掃引出力１９Ａを２度続け、つぎに主掃引１
４を出力し、そのつぎに第２遅延掃引出力１９Ｂを２度
続けるというように、各掃引出力のくり返し回数を任意
に変えることができることも明でかであろう。

つぎに、第１シフト・レジスタ３２Ａを介して第１Ｄ／
Ａ変換器３１Ａに印加する第１遅延データ３５Ａ、およ
び第２シフト・レジスタ３２Ｂを介して第２Ｄ／Ａ変換
器３１Ｂに印加する第２遅延データ３５Ｂについて、第
２Ｃ図のフローチャートを参照しながら説明する。

第１および第２Ｄ／Ａ変換器３１Ａ，３１Ｂは、同一の
データを入力されても、第５図において説明したよう
に、その特性の差から同じ出力電圧を出力するとは限ら
ず、たとえ同じ出力電圧が得られたとしても、温度特性
の差から周囲温度が変化すると両出力電圧に差を生じ
る。そこで遅延掃引装置を用いての測定に先立ち、つぎ
のような誤差を補正するための補正係数を得る作業を行
うようにした。

最初に第１Ｄ／Ａ変換器３１Ａに対して第１遅延データ
３５Ａを計算処理回路３６が設定し、送出する（第２Ｃ
図、Ｓ８１）。

つぎに、第２Ｄ／Ａ変換器３１Ｂに対して、第２遅延デ
ータ３５Ｂを計算処理回路３６が設定し、送出する（Ｓ
８２）。この第１，第２遅延データ３５Ａ，３５Ｂにも
とづき、第１，第２Ｄ／Ａ変換器３１Ａ，３１Ｂは、そ
れぞれ第１，第２Ｄ／Ａ出力４３Ａ，４３Ｂを出力し、
較正用コンパレータ２８に印加するから、第１，第２Ｄ
／Ａ出力４３Ａ，４３Ｂの間に差電圧があるならば、較
正用コンパレータ２８には出力がある（Ｓ８３Ｙ）。

この出力の電圧の極性から第１Ｄ／Ａ出力４３Ａに対し
て第２Ｄ／Ａ出力４３Ｂが大きいか小さいか判断できる
から、計算処理回路３６では、この差電圧を縮小するよ
うな第２遅延データを発生する動作の準備に入る（Ｓ８
４）。そこで、第１遅延データ３５Ａの値は変更せずに
前回と同じ値に設定し（Ｓ８１）、第２遅延データ３５
Ｂのみ差電圧を縮小するように変更したデータを与え
（Ｓ８２）、差電圧の有無を調べる（Ｓ８３）。このよ
うな動作をくり返して、較正用コンパレータ２８の出力
に差電圧が実質的に得られなくなると、２つの第１，第
２Ｄ／Ａ出力４３Ａ，４３Ｂの値は一致する（Ｓ８３
Ｎ）。そこで、このときの第１，第２遅延データをＲＡ
Ｍ３７に格納する。

つぎに、異なった点をプロットするために（Ｓ８５
Ｙ）、新たな第１遅延データ３５Ａを設定し、第１Ｄ／
Ａ変換器３１Ａに送出する（Ｓ８１）。そこで新たな第
１遅延データ３５Ａに等しいデータを第２遅延データ３
５Ｂとして設定し、第２Ｄ／Ａ変換器３１Ｂに送出する
（Ｓ８２）。このときの較正用コンパレータ２８の出力
である差電圧がある場合には（Ｓ８３Ｙ）、第２遅延デ
ータ３５Ｂの変更動作の準備に入り（Ｓ８４）、第１遅
延データ３５Ａは変更せずにそのまま送出し（Ｓ８
１）、第２遅延データ３５Ｂのみ差電圧が縮小する方向
に変更する（Ｓ８２）。

このようにして差電圧が実質的に零になると（Ｓ８３
Ｎ）、このときに得られた第１，第２遅延データ３５
Ａ，３５ＢをＲＡＭ３７に格納する。

複数の点をプロットすることにより、第１，第２Ｄ／Ａ
変換器３１Ａ，３１Ｂの第１、第２遅延データ３５Ａ，
３５Ｂの入力値に対する第１，第２Ｄ／Ａ出力４３Ａ，
４３Ｂの値の比、すなわち第５図におけるたとえば線５
１および５２の傾斜を算出し（Ｓ８６）、このプロット
した点の間の補正係数を算出してＲＡＭ３７に格納する
（Ｓ８７）。

以上は、第１，第２Ｄ／Ａ変換器３１Ａ，３１Ｂ間の差
電圧がある場合に、第２遅延データ３５Ｂを変更して差
電圧が零となるデータを求めたが、これに逆にして、第
１遅延データ３５Ａを変更して差電圧が零となるデータ
を求めてもよいことは明らかであろう。

また、たとえば第２Ｄ／Ａ出力４３Ｂが零となるような
遅延データ３５Ｂを印加して、第１Ｄ／Ａ変換器３１Ａ
に種々の第１遅延データ３５Ａを与えるならば、較正用
コンパレータ２８の出力値は第１Ｄ／Ａ変換器の直線性
を示すものとなる。同様にしてＤ／Ａ変換器３１Ｂの直
線性を算出することも可能である。

以上のような動作により補正係数を求めて、第２Ａ図お
よび第２Ｂを用いて説明した遅延掃引を用いた測定に入
る。この測定において用いられる第１，第２遅延データ
３５Ａ，３５Ｂは、補正係数によって補正されたもので
ある。この補正係数を求める動作は測定ごとに行われる
から温度変化の影響を受けることもなく、測定すること
が可能となる。

［発明の効果］ 以上の説明から明らかなように、遅延時間差の誤差の主
要因であるＤ／Ａ変換器を測定の直前に自動的に補正す
るから温度変化の影響を受けることもなく、安価なＤ／
Ａ変換器で高精度なオシロスコープの遅延掃引装置を実
現することができる。したがって、その効果は極めて大
きい。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路構成図、第２Ａ図
および第２Ｂ図は第１図に示した回路構成の動作を説明
するための波形図、 第２Ｃ図は補正係数を算出する動作の流れを示すフロー
チャート、 第３図および第４図は従来例を示すための回路構成図、 第５図は第４図に示した回路構成の誤差要因を説明する
ための特性図である。 １１…主掃引回路、１２…トリガ入力端子 １３…主掃引出力端子、４…主掃引出力 １５…分周器、１７…遅延掃引回路 １８…遅延掃引出力端子 １９…遅延掃引出力 １９Ａ…第１遅延掃引出力 １９Ｂ…第２遅延掃引出力 ２１…コンパレータ ２１Ａ…第１コンパレータ ２１Ｂ…第２コンパレータ ２２…切換スイッチ、２３……ディジタル電圧計 ２４…ディジタル表示回路 ２６Ａ，Ｂ…ポテンショ・メータ ３１…Ｄ／Ａ変換器 ３１Ａ…第１Ｄ／Ａ変換器 ３１Ｂ…第２Ｄ／Ａ変換器 ３２Ａ…第１シフト・レジスタ ３２Ｂ…第２シフト・レジスタ ３５Ａ…第１遅延データ ３５Ｂ…第２遅延データ ４１…主掃引ゲート、４２…分周出力 ４３…Ｄ／Ａ出力 ４３Ａ…第１Ｄ／Ａ出力 ４３Ｂ…第２Ｄ／Ａ出力 ５０〜５２…線、５３…点線 Ｔ_１…第１遅延時間、Ｔ_２…第２遅延時間 Ｖ_１…第１遅延電圧、Ｖ_２…第２遅延電圧。

Claims (1)

【特許請求の範囲】
1. 【請求項１】被観測波形に同期した主掃引ゲートをつく
   り、この主掃引ゲートにより主掃引出力を発生するため
   の主掃引回路と、 前記主掃引出力を一方の入力端子に、前記主掃引出力の
   開始時間から遅れた時間である遅延時間を設定するため
   の遅延電圧を他方の入力端子に印加されて、前記一方の
   入力端子に印加された前記主掃引出力が前記他方の入力
   端子に印加された遅延電圧を越える瞬間に出力を発生す
   る遅延掃引用コンパレータと、 前記コンパレータの出力を受けて、前記主掃引出力のス
   タートから前記遅延時間だけ遅れてスタートを開始して
   前記主掃引出力の発生時間内で遅延掃引出力を発生する
   ための遅延掃引回路とを含み、前記遅延時間に関するデ
   ータを処理して数値表示するためのオシロスコープの遅
   延掃引装置において、 前記主掃引ゲートを分周して所定の分周比を有する分周
   出力を得るための分周手段と、 前記遅延時間として、２種の値の遅延時間を指示するた
   めの第１および第２遅延データをそれぞれ受けて、前記
   遅延時間を指示するための第１および第２遅延データの
   それぞれに対応する第１Ｄ／Ａ出力および第２Ｄ／Ａ出
   力をそれぞれ出力するための第１Ｄ／Ａ変換手段と、第
   ２Ｄ／Ａ変換手段と、 前記第１Ｄ／Ａ出力および第２Ｄ／Ａ出力を前記分周出
   力によって選択して前記遅延電圧として前記掃引用コン
   パレータの他方の入力端子に印加するための切換えスイ
   ッチ手段と、 前記第１Ｄ／Ａ出力および前記第２Ｄ／Ａ出力を比較す
   るための較正用コンパレータと、 前記遅延掃引出力を発生するのに先立って、前記第１遅
   延データを第１の値として前記第２遅延データを変えて
   前記較正用コンパレータの出力が実質的に零となる第１
   の点をプロットし、このときの前記第１および第２遅延
   データを記憶しておき、すくなくとも第２の点をプロッ
   トするために前記固定した第１遅延データの第１の値か
   ら第２の値に変更して、前記第２遅延データを変えて前
   記較正用コンパレータの出力が実質的に零となるときの
   前記第１および第２遅延データを記憶しておき、前記プ
   ロットした第１の点およびすくなくとも第２の点におけ
   る前記記憶した第１および第２遅延データから、前記第
   １および第２Ｄ／Ａ出力値を等しくするための前記第１
   および第２遅延データを算出するための補正係数を算出
   するための計算処理手段と を含むことを特徴とする遅延掃引装置。