JPH061425B2 - キーボードインターフェース制御回路 - Google Patents
キーボードインターフェース制御回路Info
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- JPH061425B2 JPH061425B2 JP62209220A JP20922087A JPH061425B2 JP H061425 B2 JPH061425 B2 JP H061425B2 JP 62209220 A JP62209220 A JP 62209220A JP 20922087 A JP20922087 A JP 20922087A JP H061425 B2 JPH061425 B2 JP H061425B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、パーソナルコンピュータシステムにおけるキ
ーボードインターフェース制御回路に関するものであ
る。
ーボードインターフェース制御回路に関するものであ
る。
（従来の技術） 第２図は本発明に係わる従来のパーソナルコンピュータ
の外観図であり、１はパーソナルコンピュータの本体、
２は本体１に直付けされたキー操作部（第１のキー操作
部）、３は本体１に外付けされているキーボードユニッ
ト、４はその接続用のケーブルである。
の外観図であり、１はパーソナルコンピュータの本体、
２は本体１に直付けされたキー操作部（第１のキー操作
部）、３は本体１に外付けされているキーボードユニッ
ト、４はその接続用のケーブルである。
第３図は第２図のキー操作部２とキーボードユニット３
に係わる従来のインターフェース回路のブロック図であ
る。
に係わる従来のインターフェース回路のブロック図であ
る。
同図において、５は本体１に備えたデータ処理ユニッ
ト、ＣＰＵ0はマルチマイクロプロセッサ、ＫＢＭ1はキ
ー操作部２のキーマトリックス、ＤＥＣ1はキーマトリ
ックスＫＢＭ1を走査するためのデコーダ、ＣＰＵ1はキ
ーマトリックスＫＢＭ1を制御する１チップのマイクロ
コンピユータ、ＫＢＭ2はキーボードユニット３のキー
マトリックス（第２のキー操作部）、ＤＥＣ2はキーマ
トリックスＫＢＭ2を走査するためのデコーダ、ＣＰＵ2
0はキーマトリックスＫＢＭ2を制御する１チップのマイ
クロコンピユータ、ＣＬはクロック線、ＤＬはデータ
線、ＣＰＵ21はキーマトリックスＫＢＭ2のデータとマ
ルチマイクロプロセッサＣＰＵ0のデータの送受信を制
御する１チップのマイクロコンピユータ、ＯＲ1はマル
チマイクロプロセッサＣＰＵ0に対し、割込み要求を出
力するためのオアゲートである。
ト、ＣＰＵ0はマルチマイクロプロセッサ、ＫＢＭ1はキ
ー操作部２のキーマトリックス、ＤＥＣ1はキーマトリ
ックスＫＢＭ1を走査するためのデコーダ、ＣＰＵ1はキ
ーマトリックスＫＢＭ1を制御する１チップのマイクロ
コンピユータ、ＫＢＭ2はキーボードユニット３のキー
マトリックス（第２のキー操作部）、ＤＥＣ2はキーマ
トリックスＫＢＭ2を走査するためのデコーダ、ＣＰＵ2
0はキーマトリックスＫＢＭ2を制御する１チップのマイ
クロコンピユータ、ＣＬはクロック線、ＤＬはデータ
線、ＣＰＵ21はキーマトリックスＫＢＭ2のデータとマ
ルチマイクロプロセッサＣＰＵ0のデータの送受信を制
御する１チップのマイクロコンピユータ、ＯＲ1はマル
チマイクロプロセッサＣＰＵ0に対し、割込み要求を出
力するためのオアゲートである。
つぎに第３図の回路の動作を説明する。
キーボードユニット３からの出力データは、キーボード
ユニット３のキー押下あるいは開放によってキーマトリ
ックスＫＢＭ2の変化があった場合のみ、マイクロコン
ピユータＣＰＵ21からマイクロコンピユータＣＰＵ20に
データが転送される。キーボードユニット３とデータ処
理ユニット５へのデータ送受信は、各マイクロコンピユ
ータＣＰＵ20とＣＰＵ21との間に設けられたクロック線
ＣＬとデータ線ＤＬの２本の信号線を使用して行なわれ
る。マイクロコンピユータＣＰＵ21からキーボードユニ
ット３への出力データは、１ビットのパリティビット及
びそれに続く８ビットのキーアドレスよりなる計９ビッ
トのシリアルデータである。マイクロコンピユータＣＰ
Ｕ21は、マイクロコンピユータＣＰＵ20から、クロック
線ＣＬを介して出力されるクロック信号と、該クロック
信号に同期されて出力されるシリアルデータをデータ線
ＤＬを介して受信する。そして受信終了後、パリティチ
ェックを行ない、マイクロコンピユータＣＰＵ20から受
信したデータが正常であればパラレルのデータに変換し
て内部バッファに格納する。そして同時に、オアゲート
ＯＲ1を介してマルチマイクロプロセッサＣＰＵ0に割込
み要求を出力し、割込み要求が受けつけられた時、８ビ
ットのパラレルデータとしてマルチマイクロプロセッサ
ＣＰＵ0に読みこまれる。
ユニット３のキー押下あるいは開放によってキーマトリ
ックスＫＢＭ2の変化があった場合のみ、マイクロコン
ピユータＣＰＵ21からマイクロコンピユータＣＰＵ20に
データが転送される。キーボードユニット３とデータ処
理ユニット５へのデータ送受信は、各マイクロコンピユ
ータＣＰＵ20とＣＰＵ21との間に設けられたクロック線
ＣＬとデータ線ＤＬの２本の信号線を使用して行なわれ
る。マイクロコンピユータＣＰＵ21からキーボードユニ
ット３への出力データは、１ビットのパリティビット及
びそれに続く８ビットのキーアドレスよりなる計９ビッ
トのシリアルデータである。マイクロコンピユータＣＰ
Ｕ21は、マイクロコンピユータＣＰＵ20から、クロック
線ＣＬを介して出力されるクロック信号と、該クロック
信号に同期されて出力されるシリアルデータをデータ線
ＤＬを介して受信する。そして受信終了後、パリティチ
ェックを行ない、マイクロコンピユータＣＰＵ20から受
信したデータが正常であればパラレルのデータに変換し
て内部バッファに格納する。そして同時に、オアゲート
ＯＲ1を介してマルチマイクロプロセッサＣＰＵ0に割込
み要求を出力し、割込み要求が受けつけられた時、８ビ
ットのパラレルデータとしてマルチマイクロプロセッサ
ＣＰＵ0に読みこまれる。
一方、キーマトリックスＫＢＭ1への走査のための出力
と、キー操作情報の入力についてのマルチマイクロプロ
セッサＣＰＵ0とマイクロコンピユータＣＰＵ1とのデー
タ送受信は、マルチマイクロプロセッサＣＰＵ0のプロ
グラムにより直接に制御される。まず、マルチマイクロ
プロセッサＣＰＵ0からマイクロコンピユータＣＰＵ1に
対する出力命令により、デコーダＤＥＣ1を操作してキ
ーマストリックスＫＢＭ1のＸ方向を走査し、引続きマ
ルチマイクロコンピュータＣＰＵ0からマイクロプロセ
ッサＣＰＵ1に対する入力命令によりキーマトリックス
ＫＢＭ1のＹ方向を走査し、キーマストリックスＫＢＭ1
のキー押下情報を８ビットのパラレルデータとして検知
する。
と、キー操作情報の入力についてのマルチマイクロプロ
セッサＣＰＵ0とマイクロコンピユータＣＰＵ1とのデー
タ送受信は、マルチマイクロプロセッサＣＰＵ0のプロ
グラムにより直接に制御される。まず、マルチマイクロ
プロセッサＣＰＵ0からマイクロコンピユータＣＰＵ1に
対する出力命令により、デコーダＤＥＣ1を操作してキ
ーマストリックスＫＢＭ1のＸ方向を走査し、引続きマ
ルチマイクロコンピュータＣＰＵ0からマイクロプロセ
ッサＣＰＵ1に対する入力命令によりキーマトリックス
ＫＢＭ1のＹ方向を走査し、キーマストリックスＫＢＭ1
のキー押下情報を８ビットのパラレルデータとして検知
する。
上記のキーボードインターフェースのうち、各マイクロ
コンピユータＣＰＵ20とＣＰＵ21との間のインターフェ
ースは、シリアルインターフェースとして、そしてマル
チマイクロプロセッサＣＰＵ0とマイクロコンピユータ
ＣＰＵ1との間のインターフェースはパラレルインター
フェースとして一般に広く知られている。
コンピユータＣＰＵ20とＣＰＵ21との間のインターフェ
ースは、シリアルインターフェースとして、そしてマル
チマイクロプロセッサＣＰＵ0とマイクロコンピユータ
ＣＰＵ1との間のインターフェースはパラレルインター
フェースとして一般に広く知られている。
（発明が解決しようとする問題点） しかしながら上記の回路では、キー操作部ＫＢＭ1のキ
ー変化にかかわりなく、マルチマイクロプロセッサＣＰ
Ｕ0からマイクロコンピユータＣＰＵ1への出力命令と入
力命令をある一定時間の間隔をおいて繰り返してキー走
査しないとキー操作部ＫＢＭ1のキー押下情報を検知す
ることができないため、データ処理ユニット５における
データ処理の負担が大になるという問題点があった。
ー変化にかかわりなく、マルチマイクロプロセッサＣＰ
Ｕ0からマイクロコンピユータＣＰＵ1への出力命令と入
力命令をある一定時間の間隔をおいて繰り返してキー走
査しないとキー操作部ＫＢＭ1のキー押下情報を検知す
ることができないため、データ処理ユニット５における
データ処理の負担が大になるという問題点があった。
本発明は上記問題点に鑑み、キー操作部への常時アクセ
スを行うことなく、データ処理ユニットがキー操作情報
を受け入れ可能か否かを判別して受け入れ可能のときの
みデータ処理を行うことにより、データ処理ユニットの
データ処理負担を軽減するキーボードインターフェース
回路を提供することを目的とする。
スを行うことなく、データ処理ユニットがキー操作情報
を受け入れ可能か否かを判別して受け入れ可能のときの
みデータ処理を行うことにより、データ処理ユニットの
データ処理負担を軽減するキーボードインターフェース
回路を提供することを目的とする。
（問題点を解決するための手段） 本発明は前記問題点を解決するために、パーソナルコン
ピュータの本体に直付けされ本体のデータ処理ユニット
によって走査されてキー操作情報をデータ処理ユニット
に送出する第１のキー操作部と、本体に外付けされてい
て第２のキー操作部と該第２のキー操作部の操作状態を
走査する走査手段とを有しキー操作情報をデータ処理ユ
ニットにシリアル伝送するキーボードユニットとを備え
たパーソナルコンピュータシステムのキーボードインタ
ーフェース制御回路において、第１のキー操作部の操作
によるキー操作情報とキーボードユニットから伝送され
たキー操作情報の内の先着のキー操作情報を優先して択
一的に一時格納し且つ該格納されたキー操作情報をパー
ソナルコンピュータのメインプロセッサに送出するバッ
ファ回路と、第１のキー操作部又はキーボードユニット
のキー操作情報を前記バッファ回路が前記一時格納又は
送出によるデータ処理中か否かを判別して該データ処理
中でないとき第１のキー操作部を走査制御し且つキーボ
ードユニットのキー操作情報を受け入れ制御するキー操
作情報入力制御手段とをデータ処理ユニットに備えた。
ピュータの本体に直付けされ本体のデータ処理ユニット
によって走査されてキー操作情報をデータ処理ユニット
に送出する第１のキー操作部と、本体に外付けされてい
て第２のキー操作部と該第２のキー操作部の操作状態を
走査する走査手段とを有しキー操作情報をデータ処理ユ
ニットにシリアル伝送するキーボードユニットとを備え
たパーソナルコンピュータシステムのキーボードインタ
ーフェース制御回路において、第１のキー操作部の操作
によるキー操作情報とキーボードユニットから伝送され
たキー操作情報の内の先着のキー操作情報を優先して択
一的に一時格納し且つ該格納されたキー操作情報をパー
ソナルコンピュータのメインプロセッサに送出するバッ
ファ回路と、第１のキー操作部又はキーボードユニット
のキー操作情報を前記バッファ回路が前記一時格納又は
送出によるデータ処理中か否かを判別して該データ処理
中でないとき第１のキー操作部を走査制御し且つキーボ
ードユニットのキー操作情報を受け入れ制御するキー操
作情報入力制御手段とをデータ処理ユニットに備えた。
（作用） 本発明によれば、バッファ回路においてデータの処理中
でないならば、キー操作情報入力制御手段によって第１
のキー操作部が走査制御され、そのとき第１のキー操作
部がキー操作されると、そのキー操作情報が受信されて
データ処理される。また同様にデータの処理中でないな
らば、キー操作情報入力制御手段によってキーボードユ
ニットが制御され、そのときキーボードユニットにおけ
る第２のキー操作部がキー操作されると、そのキー操作
情報が受信されてデータ処理される。
でないならば、キー操作情報入力制御手段によって第１
のキー操作部が走査制御され、そのとき第１のキー操作
部がキー操作されると、そのキー操作情報が受信されて
データ処理される。また同様にデータの処理中でないな
らば、キー操作情報入力制御手段によってキーボードユ
ニットが制御され、そのときキーボードユニットにおけ
る第２のキー操作部がキー操作されると、そのキー操作
情報が受信されてデータ処理される。
（実施例） 第１図は本発明の一実施例を示すキー操作部とキーボー
ドユニットに関わるキーボードインターフェース回路の
ブロック図である。
ドユニットに関わるキーボードインターフェース回路の
ブロック図である。
同図において、第３図と同等な部分には同一の符号を付
して示してあり、以下に異なる部分を主体に説明する。
して示してあり、以下に異なる部分を主体に説明する。
６はデータ処理ユニットで、第３図のデータ処理ユニッ
ト５に代えて第２図の本体１に備える。ＣＰＵMは第３
図のマルチマイクロプロセッサＣＰＵ0と同様なメイン
プロセッサである。ＣＰＵsは１チップのマイクロコン
ピユータで、本発明のバッファ回路とキー操作情報入力
制御手段とを含んでなり、後記するプログラムに従っ
て、第１のキー操作部２のキーマトリックスＫＢＭ1の
操作制御とそのキー操作情報の受信制御、並びにキーボ
ードユニット３の制御とその操作情報の受信制御とを行
なう。ＯＲ2はメインプロセッサＣＰＵMに対し、割込み
要求を出力するためのオアゲートである。
ト５に代えて第２図の本体１に備える。ＣＰＵMは第３
図のマルチマイクロプロセッサＣＰＵ0と同様なメイン
プロセッサである。ＣＰＵsは１チップのマイクロコン
ピユータで、本発明のバッファ回路とキー操作情報入力
制御手段とを含んでなり、後記するプログラムに従っ
て、第１のキー操作部２のキーマトリックスＫＢＭ1の
操作制御とそのキー操作情報の受信制御、並びにキーボ
ードユニット３の制御とその操作情報の受信制御とを行
なう。ＯＲ2はメインプロセッサＣＰＵMに対し、割込み
要求を出力するためのオアゲートである。
第４図はマイクロコンピユータＣＰＵs内のメモリ内に
設定したバッファの構成図である。
設定したバッファの構成図である。
同図において、ＫＢＲＤはキーボードユニット３から受
信したシリアルデータよりなるキー操作情報をパラレル
データに変換し、一時格納するバッファ、ＳＯＳＡＲＤ
はキー操作部２のキーマトリックスＫＢＭ1のパラレル
データよりなるキー操作情報を格納するバッファ、ＦＩ
ＦＯはキーボードユニット３の操作に対してはＮキーロ
ールオーバー機能を実現して、各バッファＫＢＲＤ，Ｓ
ＯＳＡＲＤのデータを一時格納するバッファ、ＣＵＳＤ
はバッファＦＩＦＯのデータをメインプロセッサＣＰＵ
Mに送信するためにこれを一時格納するバッファであ
る。ＯＤＢはバッファＣＵＳＤのデータをメインプロセ
ッサＣＰＵMに転送するためのバッファで、メインプロ
セッサＣＰＵMの出力命令によりバッファＣＵＳＤのデ
ータをバッファＯＤＢに書込み入力命令によりバッファ
ＯＤＢのデータを読出す。
信したシリアルデータよりなるキー操作情報をパラレル
データに変換し、一時格納するバッファ、ＳＯＳＡＲＤ
はキー操作部２のキーマトリックスＫＢＭ1のパラレル
データよりなるキー操作情報を格納するバッファ、ＦＩ
ＦＯはキーボードユニット３の操作に対してはＮキーロ
ールオーバー機能を実現して、各バッファＫＢＲＤ，Ｓ
ＯＳＡＲＤのデータを一時格納するバッファ、ＣＵＳＤ
はバッファＦＩＦＯのデータをメインプロセッサＣＰＵ
Mに送信するためにこれを一時格納するバッファであ
る。ＯＤＢはバッファＣＵＳＤのデータをメインプロセ
ッサＣＰＵMに転送するためのバッファで、メインプロ
セッサＣＰＵMの出力命令によりバッファＣＵＳＤのデ
ータをバッファＯＤＢに書込み入力命令によりバッファ
ＯＤＢのデータを読出す。
ＩＤＢはメインプロセッサＣＰＵMからマイクロコンピ
ユータＣＰＵsに転送するためのバッファで、メインプ
ロセッサＣＰＵMの出力命令によりメインプロセッサＣ
ＰＵMのデータがバッファＩＤＢに書込まれ、入力命令
によりマイクロコンピユータＣＰＵsは該データをアキ
ュムレータ（図示せず）に取込む。ＫＢＳＤはメインプ
ロセッサＣＰＵMから転送されたデータをキーボードユ
ニット３に転送するために一時格納するバッファで、キ
ーボードユニット３に対してデータ転送可能な場合に、
そのパラレルデータをシリアルデータに変換して転送す
る。
ユータＣＰＵsに転送するためのバッファで、メインプ
ロセッサＣＰＵMの出力命令によりメインプロセッサＣ
ＰＵMのデータがバッファＩＤＢに書込まれ、入力命令
によりマイクロコンピユータＣＰＵsは該データをアキ
ュムレータ（図示せず）に取込む。ＫＢＳＤはメインプ
ロセッサＣＰＵMから転送されたデータをキーボードユ
ニット３に転送するために一時格納するバッファで、キ
ーボードユニット３に対してデータ転送可能な場合に、
そのパラレルデータをシリアルデータに変換して転送す
る。
第５図はマイクロコンピユータＣＰＵsにおけるステー
タスフラグを示す図で、メインプロセッサＣＰＵMから
バッファＩＤＢへのデータＤ7〜Ｄ0に含まれて転送され
る。
タスフラグを示す図で、メインプロセッサＣＰＵMから
バッファＩＤＢへのデータＤ7〜Ｄ0に含まれて転送され
る。
同図において、ＯＢＦはバッファＯＤＢのデータの有無
を示すフラグで、メインプロセッサＣＰＵMの出力命令
によりバッファＯＤＢにデータを書込んだときに
“１”、入力命令により読出したときに“０”となる。
ＩＢＦはバッファＩＤＢのデータ有無を示すフラグで、
メインプロセッサＣＰＵMの出力命令によりバッファＩ
ＤＢにデータを書込んだときに“１”、入力命令により
読出したときに“０”となる。Ｆ1はバッファＩＤＢに
書込まれたデータがマイクロコンピユータＣＰＵsを制
御するコマンドか、あるいはキーボードユニット３に送
出するデータかを示すフラグで、コマンドの場合は
“１”、キーボードユニット３に送出するデータの場合
は“０”となる。
を示すフラグで、メインプロセッサＣＰＵMの出力命令
によりバッファＯＤＢにデータを書込んだときに
“１”、入力命令により読出したときに“０”となる。
ＩＢＦはバッファＩＤＢのデータ有無を示すフラグで、
メインプロセッサＣＰＵMの出力命令によりバッファＩ
ＤＢにデータを書込んだときに“１”、入力命令により
読出したときに“０”となる。Ｆ1はバッファＩＤＢに
書込まれたデータがマイクロコンピユータＣＰＵsを制
御するコマンドか、あるいはキーボードユニット３に送
出するデータかを示すフラグで、コマンドの場合は
“１”、キーボードユニット３に送出するデータの場合
は“０”となる。
つぎに第１図のキーボードインターフェース回路の動作
を説明する。第６図はその動作を示すフローチャートで
ある。
を説明する。第６図はその動作を示すフローチャートで
ある。
まず。第４図に示すマイクロコンピユータＣＰＵs内の
各バッファが初期設定される。（ステップＳ1）。つぎ
にキーボードユニット３からデータの送信要求があるか
否かについてクロック線ＣＬを調べる（Ｓ2）。送信要
求があるときはクロック線ＣＬが例えば“Ｌ”レベルで
あり、このときはキーボードユニット３のデータを受信
処理し（Ｓ3）、バッファＫＢＲＤにそのデータを格納
する（Ｓ4）。送信要求がないときはクロック線ＣＬが
“Ｈ”レベルであり、このときはキーボードユニット３
に送信するためのデータがバッファＫＢＳＤに格納され
ているか否かを後記するＫＢＳＤデータ有無フラグによ
って判別する（Ｓ5）。格納されているときは該データ
をキーボードユニット３へ送信処理する（Ｓ6）。前記
ステップＳ5においてバッファＫＢＳＤにデータがない
ときは、フラグＯＢＦを調べる（Ｓ7）。フラグＯＢＦ
が“０”のときは、バッファＯＤＢにデータが存在せ
ず、よって新たにマイクロコンピユータＣＰＵsからメ
インプロセッサＣＰＵMに対してデータ送信を可能にし
ていることを示しており、この場合は、メインプロセッ
サＣＰＵMに送信するためのデータがバッファＦＩＦＯ
またはＣＵＳＤに存在するか否かを判別し（Ｓ8）、バ
ッファＦＩＦＯにデータがあってバッファＣＵＳＤにデ
ータがない場合（Ｓ9）は、バッファＦＩＦＯのデータ
をバッファＣＵＳＤに移動し（Ｓ10）、バッファＯＤＢ
にそのデータをセットする（Ｓ11）。このときオアゲー
トＯＲ2を介してメインプロセッサＣＰＵMに対して割込
み要求を発生し、該データがメインプロセッサＣＰＵM
に送信処理される。前記ステップＳ8，Ｓ9において、各
バッファＦＩＦＯ、ＣＵＳＤにデータがある場合は、ス
テップＳ10によるデータの移動なしにバッファＣＵＳＤ
のデータをバッファＯＤＢにセットする（Ｓ11）。そし
てバッファＦＩＦＯのデータをバッファＣＵＳＤに移動
し（Ｓ12）、バッファＫＢＲＤまたはＳＯＳＡＲＤのデ
ータをバッファＦＩＦＯに移動する（Ｓ13）。
各バッファが初期設定される。（ステップＳ1）。つぎ
にキーボードユニット３からデータの送信要求があるか
否かについてクロック線ＣＬを調べる（Ｓ2）。送信要
求があるときはクロック線ＣＬが例えば“Ｌ”レベルで
あり、このときはキーボードユニット３のデータを受信
処理し（Ｓ3）、バッファＫＢＲＤにそのデータを格納
する（Ｓ4）。送信要求がないときはクロック線ＣＬが
“Ｈ”レベルであり、このときはキーボードユニット３
に送信するためのデータがバッファＫＢＳＤに格納され
ているか否かを後記するＫＢＳＤデータ有無フラグによ
って判別する（Ｓ5）。格納されているときは該データ
をキーボードユニット３へ送信処理する（Ｓ6）。前記
ステップＳ5においてバッファＫＢＳＤにデータがない
ときは、フラグＯＢＦを調べる（Ｓ7）。フラグＯＢＦ
が“０”のときは、バッファＯＤＢにデータが存在せ
ず、よって新たにマイクロコンピユータＣＰＵsからメ
インプロセッサＣＰＵMに対してデータ送信を可能にし
ていることを示しており、この場合は、メインプロセッ
サＣＰＵMに送信するためのデータがバッファＦＩＦＯ
またはＣＵＳＤに存在するか否かを判別し（Ｓ8）、バ
ッファＦＩＦＯにデータがあってバッファＣＵＳＤにデ
ータがない場合（Ｓ9）は、バッファＦＩＦＯのデータ
をバッファＣＵＳＤに移動し（Ｓ10）、バッファＯＤＢ
にそのデータをセットする（Ｓ11）。このときオアゲー
トＯＲ2を介してメインプロセッサＣＰＵMに対して割込
み要求を発生し、該データがメインプロセッサＣＰＵM
に送信処理される。前記ステップＳ8，Ｓ9において、各
バッファＦＩＦＯ、ＣＵＳＤにデータがある場合は、ス
テップＳ10によるデータの移動なしにバッファＣＵＳＤ
のデータをバッファＯＤＢにセットする（Ｓ11）。そし
てバッファＦＩＦＯのデータをバッファＣＵＳＤに移動
し（Ｓ12）、バッファＫＢＲＤまたはＳＯＳＡＲＤのデ
ータをバッファＦＩＦＯに移動する（Ｓ13）。
前記ステップＳ7においてフラグＯＢＦが“１”即ちバ
ッファＯＤＢにデータがある場合、あるいはステップＳ
8においてバッファＦＩＦＯとＣＵＳＤとにデータがな
い場合、あるいはまた前記各ステップＳ12，Ｓ13等にお
いてデータの移動を行なったとき、引続きフラグＩＢＦ
を調べる（Ｓ14）。フラグＩＢＦが“１”のときはメイ
ンプロセッサＣＰＵMのデータがバッファＩＤＢに書込
まれていることを示し、このときは該データの受信処理
に入る。即ちまずフラグＦ1を調べてバッファＩＤＢの
データがマイクロコンピユータＣＰＵsに対する制御用
のコマンドかあるいはキーボードユニット３に対するデ
ータかを判別する（Ｓ15）。フラグＦ1が“１”のとき
は制御用のコマンドであり、このときオアゲートＯＲ2
を介してメインプロセッサＣＰＵMに割込み要求を発生
して受信処理される（Ｓ16）。フラグＦ1が“０”のと
きはキーボードユニットに送出するデータであり、該デ
ータをバッファＫＢＳＤに格納する（Ｓ17）。そしてバ
ッファＩＤＢのデータがキー操作部２のキーマトリック
スＫＢＭ1を走査するための信号であるならば（Ｓ1
8）、操作部フラグ（図示せず）をセットし（Ｓ19）、
バッファＫＢＳＤのデータを抹消する（Ｓ20）。前記ス
テップＳ18において、キーマトリックスＫＢＭ1を走査
するための信号でないならば、バッファＫＢＳＤについ
てのデータ有無フラグ（図示せず）をセットする（Ｓ2
1）。このフラグは前記ステップＳ5において使用され
る。前記各ステップＳ16，Ｓ20，Ｓ21の実行に引続き、
メインプロセッサＣＰＵMに送出するためのデータが各
バッファＫＢＲＤ，ＳＯＳＡＲＤ，ＦＩＦＯ，ＣＵＳＤ
等に存在するか否かを判別し（Ｓ22）、何れかに存在す
る場合は、当該データの処理を優先すべく、ステップＳ
2に戻り、以後の各ステップＳ7〜Ｓ13等によって該デー
タをメインプロセッサＣＰＵMに送信する。前記ステッ
プＳ22においてメインプロセッサＣＰＵMに送信するた
めのデータがない場合は、メインプロセッサＣＰＵMと
キーボードユニット３との間でデータの送受信処理中か
否かを判別し（Ｓ23）、送受信処理中のときはステップ
Ｓ2に移行して、キーボードユニット３からデータの送
信要求があるか否かを調べる。前記ステップＳ23におい
てデータの送受信処理が行なわれていないならばキー操
作部２のキーマトリックスＫＢＭ1の走査処理に移行す
る。即ち前記ステップＳ19により操作部フラグがセット
されているか否かを判別し（Ｓ24）、セットされていな
いならばステップＳ2に戻る。セットされているならば
キー操作部２のキーマトリックスＫＢＭ1の走査処理を
行なう。（Ｓ25）。
ッファＯＤＢにデータがある場合、あるいはステップＳ
8においてバッファＦＩＦＯとＣＵＳＤとにデータがな
い場合、あるいはまた前記各ステップＳ12，Ｓ13等にお
いてデータの移動を行なったとき、引続きフラグＩＢＦ
を調べる（Ｓ14）。フラグＩＢＦが“１”のときはメイ
ンプロセッサＣＰＵMのデータがバッファＩＤＢに書込
まれていることを示し、このときは該データの受信処理
に入る。即ちまずフラグＦ1を調べてバッファＩＤＢの
データがマイクロコンピユータＣＰＵsに対する制御用
のコマンドかあるいはキーボードユニット３に対するデ
ータかを判別する（Ｓ15）。フラグＦ1が“１”のとき
は制御用のコマンドであり、このときオアゲートＯＲ2
を介してメインプロセッサＣＰＵMに割込み要求を発生
して受信処理される（Ｓ16）。フラグＦ1が“０”のと
きはキーボードユニットに送出するデータであり、該デ
ータをバッファＫＢＳＤに格納する（Ｓ17）。そしてバ
ッファＩＤＢのデータがキー操作部２のキーマトリック
スＫＢＭ1を走査するための信号であるならば（Ｓ1
8）、操作部フラグ（図示せず）をセットし（Ｓ19）、
バッファＫＢＳＤのデータを抹消する（Ｓ20）。前記ス
テップＳ18において、キーマトリックスＫＢＭ1を走査
するための信号でないならば、バッファＫＢＳＤについ
てのデータ有無フラグ（図示せず）をセットする（Ｓ2
1）。このフラグは前記ステップＳ5において使用され
る。前記各ステップＳ16，Ｓ20，Ｓ21の実行に引続き、
メインプロセッサＣＰＵMに送出するためのデータが各
バッファＫＢＲＤ，ＳＯＳＡＲＤ，ＦＩＦＯ，ＣＵＳＤ
等に存在するか否かを判別し（Ｓ22）、何れかに存在す
る場合は、当該データの処理を優先すべく、ステップＳ
2に戻り、以後の各ステップＳ7〜Ｓ13等によって該デー
タをメインプロセッサＣＰＵMに送信する。前記ステッ
プＳ22においてメインプロセッサＣＰＵMに送信するた
めのデータがない場合は、メインプロセッサＣＰＵMと
キーボードユニット３との間でデータの送受信処理中か
否かを判別し（Ｓ23）、送受信処理中のときはステップ
Ｓ2に移行して、キーボードユニット３からデータの送
信要求があるか否かを調べる。前記ステップＳ23におい
てデータの送受信処理が行なわれていないならばキー操
作部２のキーマトリックスＫＢＭ1の走査処理に移行す
る。即ち前記ステップＳ19により操作部フラグがセット
されているか否かを判別し（Ｓ24）、セットされていな
いならばステップＳ2に戻る。セットされているならば
キー操作部２のキーマトリックスＫＢＭ1の走査処理を
行なう。（Ｓ25）。
この走査処理では、デコーダＤＥＣ1によって、キーマ
トリックスＫＢＭ1のＸ方向のｎ個の各位置毎にＹ方向
の位置Ｙ0〜Ｙ3を走査してキー押下とその位置検出をす
る。この走査中にサンプルされた押下情報はキーコード
に変換されて全キーの走査終了毎にバッファＳＯＳＡＲ
Ｄに格納される。この走査処理が終了すると、ステップ
Ｓ2に戻り、各ステップＳ7〜Ｓ16等を経てメインプロセ
ッサＣＰＵMに送信され、且つ繰り返される。
トリックスＫＢＭ1のＸ方向のｎ個の各位置毎にＹ方向
の位置Ｙ0〜Ｙ3を走査してキー押下とその位置検出をす
る。この走査中にサンプルされた押下情報はキーコード
に変換されて全キーの走査終了毎にバッファＳＯＳＡＲ
Ｄに格納される。この走査処理が終了すると、ステップ
Ｓ2に戻り、各ステップＳ7〜Ｓ16等を経てメインプロセ
ッサＣＰＵMに送信され、且つ繰り返される。
（発明の効果） 以上説明したように本発明によれば、バッファ回路にお
いてデータの処理中でないならば、キー操作情報入力制
御手段によって第１のキー操作部が走査制御されあるい
はキーボードユニットが制御されて、そのとき第１又は
第２のキー操作部がキー操作されると、そのキー操作情
報が択一的に受信されてデータ処理されるようにしたの
で、キー操作部に対して定常的なアクセスがなく、よっ
てデータ処理ユニットにおける処理の負担が軽減され
る。また、これらバッファ回路とキー操作情報入力制御
手段を構成しているマイクロコンピユータは、キー操作
部とキーボードユニットの操作の監視と、走査及び受信
制御とを行なうようにしたので１チップ化が可能とな
り、部品の実装スペースが削減される。
いてデータの処理中でないならば、キー操作情報入力制
御手段によって第１のキー操作部が走査制御されあるい
はキーボードユニットが制御されて、そのとき第１又は
第２のキー操作部がキー操作されると、そのキー操作情
報が択一的に受信されてデータ処理されるようにしたの
で、キー操作部に対して定常的なアクセスがなく、よっ
てデータ処理ユニットにおける処理の負担が軽減され
る。また、これらバッファ回路とキー操作情報入力制御
手段を構成しているマイクロコンピユータは、キー操作
部とキーボードユニットの操作の監視と、走査及び受信
制御とを行なうようにしたので１チップ化が可能とな
り、部品の実装スペースが削減される。
第１図は本発明の実施例を示すキーボードインターフェ
ース回路のブロック図、第２図は従来のパーソナルコン
ピュータの外観図、第３図は従来のインターフェース回
路のブロック図、第４図は第１図のマイクロコンピユー
タにおけるバッファの構成図、第５図は第１図のマイク
ロコンピユータにおけるステータスフラグを示す図、第
６図は第１図の回路の動作を示すフローチヤートであ
る。 １…本体、２…キー操作部（第１のキー操作部）、３…
キーボードユニット、６…データ処理ユニット、ＫＢＭ
2…キーマトリックス（第２のキー操作部）、ＣＰＵM…
メインプロセッサ、ＣＰＵs…マイクロコンピユータ、
ＤＥＣ1，ＤＥＣ2…デコーダ、ＫＢＲＤ，ＳＯＳＡＲ
Ｄ，ＦＩＦＯ，ＣＵＳＤ，ＯＤＢ，ＩＤＢ，ＫＢＳＤ…
バッファ。
ース回路のブロック図、第２図は従来のパーソナルコン
ピュータの外観図、第３図は従来のインターフェース回
路のブロック図、第４図は第１図のマイクロコンピユー
タにおけるバッファの構成図、第５図は第１図のマイク
ロコンピユータにおけるステータスフラグを示す図、第
６図は第１図の回路の動作を示すフローチヤートであ
る。 １…本体、２…キー操作部（第１のキー操作部）、３…
キーボードユニット、６…データ処理ユニット、ＫＢＭ
2…キーマトリックス（第２のキー操作部）、ＣＰＵM…
メインプロセッサ、ＣＰＵs…マイクロコンピユータ、
ＤＥＣ1，ＤＥＣ2…デコーダ、ＫＢＲＤ，ＳＯＳＡＲ
Ｄ，ＦＩＦＯ，ＣＵＳＤ，ＯＤＢ，ＩＤＢ，ＫＢＳＤ…
バッファ。
Claims (1)
- 【請求項１】パーソナルコンピュータの本体に直付けさ
れ本体のデータ処理ユニットによって走査されてキー操
作情報をデータ処理ユニットに送出する第１のキー操作
部と、本体に外付けされていて第２のキー操作部と該第
２のキー操作部の操作状態を走査する走査手段とを有し
キー操作情報をデータ処理ユニットにシリアル伝送する
キーボードユニットとを備えたパーソナルコンピュータ
システムのキーボードインターフェース制御回路におい
て、 第１のキー操作部の操作によるキー操作情報とキーボー
ドユニットから伝送されたキー操作情報の内の先着のキ
ー操作情報を優先して択一的に一時格納し且つ該格納さ
れたキー操作情報をパーソナルコンピュータのメインプ
ロセッサに送出するバッファ回路と、 第１のキー操作部又はキーボードユニットのキー操作情
報を前記バッファ回路が前記一時格納又は送出によるデ
ータ処理中か否かを判別して該データ処理中でないとき
第１のキー操作部を走査制御し且つキーボードユニット
のキー操作情報を受け入れ制御するキー操作情報入力制
御手段とをデータ処理ユニットに備えた、 ことを特徴とするキーボードインターフェース制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62209220A JPH061425B2 (ja) | 1987-08-25 | 1987-08-25 | キーボードインターフェース制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62209220A JPH061425B2 (ja) | 1987-08-25 | 1987-08-25 | キーボードインターフェース制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6453221A JPS6453221A (en) | 1989-03-01 |
| JPH061425B2 true JPH061425B2 (ja) | 1994-01-05 |
Family
ID=16569335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62209220A Expired - Lifetime JPH061425B2 (ja) | 1987-08-25 | 1987-08-25 | キーボードインターフェース制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061425B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005212356A (ja) * | 2004-01-30 | 2005-08-11 | Toppan Forms Co Ltd | スレッドの製造方法及びｉｃチップ入りシートの製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6091436A (ja) * | 1983-10-24 | 1985-05-22 | Matsushita Electric Ind Co Ltd | 電子回路のキ−入力装置 |
-
1987
- 1987-08-25 JP JP62209220A patent/JPH061425B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005212356A (ja) * | 2004-01-30 | 2005-08-11 | Toppan Forms Co Ltd | スレッドの製造方法及びｉｃチップ入りシートの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6453221A (en) | 1989-03-01 |
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