JPH06143695A - 印刷装置 - Google Patents
印刷装置Info
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- JPH06143695A JPH06143695A JP32365492A JP32365492A JPH06143695A JP H06143695 A JPH06143695 A JP H06143695A JP 32365492 A JP32365492 A JP 32365492A JP 32365492 A JP32365492 A JP 32365492A JP H06143695 A JPH06143695 A JP H06143695A
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Abstract
(57)【要約】
【目的】 画像メモリ内のイメージデータをビデオ信号
に変換して出力する印刷装置において、メモリ容量の増
大を避けつつ、リアルタイムで縮小したイメージデータ
を得ることを目的とする。 【構成】 画像メモリに格納されたイメージデータを、
その副走査方向に対する縮小率に応じて、複数ライン分
ずつ論理和処理を施しながら１ラインのビデオ信号とし
て出力する。
に変換して出力する印刷装置において、メモリ容量の増
大を避けつつ、リアルタイムで縮小したイメージデータ
を得ることを目的とする。 【構成】 画像メモリに格納されたイメージデータを、
その副走査方向に対する縮小率に応じて、複数ライン分
ずつ論理和処理を施しながら１ラインのビデオ信号とし
て出力する。
Description
【０００１】
【産業上の利用分野】本発明は、例えばメモリから読み
出したビットマップイメージデータをビデオ信号に変換
して出力する印刷装置に関する。
出したビットマップイメージデータをビデオ信号に変換
して出力する印刷装置に関する。
【０００２】
【従来の技術】従来より、ホストコンピュータ等から送
られてくる文字情報を内部のメモリにビットイメージと
して展開し、その後、このビットイメージを読み出して
出力する構成のプリンタにおいては、縮小印刷がある場
合、メモリ内に縮小したビットイメージを展開し直して
出力しなければならない。
られてくる文字情報を内部のメモリにビットイメージと
して展開し、その後、このビットイメージを読み出して
出力する構成のプリンタにおいては、縮小印刷がある場
合、メモリ内に縮小したビットイメージを展開し直して
出力しなければならない。
【０００３】
【発明が解決しようとする課題】このため、従来のプリ
ンタでは、メモリ内に縮小する元のビットイメージと縮
小したビットイメージとを格納する必要があり、メモリ
容量が増大してコストが高くなるという欠点があった。
また、縮小する際に、縮小処理時間が必要となるという
欠点があった。
ンタでは、メモリ内に縮小する元のビットイメージと縮
小したビットイメージとを格納する必要があり、メモリ
容量が増大してコストが高くなるという欠点があった。
また、縮小する際に、縮小処理時間が必要となるという
欠点があった。
【０００４】本発明は、メモリ容量の増大を避けつつ、
リアルタイムで縮小したイメージデータを得ることがで
きる印刷装置を提供することを目的とする。
リアルタイムで縮小したイメージデータを得ることがで
きる印刷装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、縮小率を設定
する縮小率設定レジスタと、縮小率を順次加算していく
加算手段と、この加算手段からのキャリー信号を主走査
同期信号によってサンプリングするサンプリング手段
と、主走査方向転送終了信号により起動され、前記サン
プリングの結果から所定のパルス信号を発生するパルス
ジェネレータと、前記パルス信号により加算が行われる
１つ前の加算結果を格納する加算結果格納手段と、前記
サンプリングの結果からＤＭＡを所定回起動する要求を
発生するＤＭＡリクエストコントローラと、前記サンプ
リングの結果から“０”クリアされるＤＭＡ転送による
データを格納する第１のデータ格納手段と、ＤＭＡ転送
により常にデータを格納する第２のデータ格納手段と、
前記第１のデータ格納手段と第２のデータ格納手段との
論理和をとる論理和手段とを有し、副走査方向に対する
縮小率に応じて複数ライン分のデータを論理和処理しな
がら１ラインのデータとして出力することにより、イメ
ージデータをビデオ信号に変換する際に、縮小した画像
を得られるようにしたものである。
する縮小率設定レジスタと、縮小率を順次加算していく
加算手段と、この加算手段からのキャリー信号を主走査
同期信号によってサンプリングするサンプリング手段
と、主走査方向転送終了信号により起動され、前記サン
プリングの結果から所定のパルス信号を発生するパルス
ジェネレータと、前記パルス信号により加算が行われる
１つ前の加算結果を格納する加算結果格納手段と、前記
サンプリングの結果からＤＭＡを所定回起動する要求を
発生するＤＭＡリクエストコントローラと、前記サンプ
リングの結果から“０”クリアされるＤＭＡ転送による
データを格納する第１のデータ格納手段と、ＤＭＡ転送
により常にデータを格納する第２のデータ格納手段と、
前記第１のデータ格納手段と第２のデータ格納手段との
論理和をとる論理和手段とを有し、副走査方向に対する
縮小率に応じて複数ライン分のデータを論理和処理しな
がら１ラインのデータとして出力することにより、イメ
ージデータをビデオ信号に変換する際に、縮小した画像
を得られるようにしたものである。
【０００６】
【実施例】図１は、本発明の一実施例による印刷装置の
イメージデータ副走査方向縮小部を示すブロック図であ
る。
イメージデータ副走査方向縮小部を示すブロック図であ
る。
【０００７】レジスタ１は、ＣＰＵ（図示せず）のデー
タバス１３により縮小率を設定するものであり、このレ
ジスタ１の出力１４は、加算器２へ入力される。
タバス１３により縮小率を設定するものであり、このレ
ジスタ１の出力１４は、加算器２へ入力される。
【０００８】また、レジスタ３には、加算器２の出力結
果１６がパルスジェネレータ５の出力パルス信号２３に
よりラッチされる。そして、レジスタ３の出力１５は、
加算器２の入力となり、出力パルス信号２３は、ＣＰＵ
からの命令によるクリア信号１２により値０にクリアさ
れる。
果１６がパルスジェネレータ５の出力パルス信号２３に
よりラッチされる。そして、レジスタ３の出力１５は、
加算器２の入力となり、出力パルス信号２３は、ＣＰＵ
からの命令によるクリア信号１２により値０にクリアさ
れる。
【０００９】加算器２は、レジスタ１で設定された値と
レジスタ３で設定された値とを加算し、キャリー信号１
７を桁上りがある時は、レベルＬに、桁上りがないとき
は、レベルＨにする。前記キャリー信号１７は、フリッ
プフロップ４にて、主走査同期信号１８の立ち上がりに
サンプリングされる。
レジスタ３で設定された値とを加算し、キャリー信号１
７を桁上りがある時は、レベルＬに、桁上りがないとき
は、レベルＨにする。前記キャリー信号１７は、フリッ
プフロップ４にて、主走査同期信号１８の立ち上がりに
サンプリングされる。
【００１０】スキャンエンド信号１９は、主走査方向１
ライン分のビットイメージデータのビデオ信号への変換
が終了した際にレベルＬになる信号であり、パルスジェ
ネレータ５は、前記フリップフロップ４の出力がレベル
Ｈのとき、スキャンエンド信号１９のレベルＬを受けて
１パルスを、またフリップフロップ４の出力がレベルＬ
のとき、２パルスを出力パルス信号２３として出力す
る。
ライン分のビットイメージデータのビデオ信号への変換
が終了した際にレベルＬになる信号であり、パルスジェ
ネレータ５は、前記フリップフロップ４の出力がレベル
Ｈのとき、スキャンエンド信号１９のレベルＬを受けて
１パルスを、またフリップフロップ４の出力がレベルＬ
のとき、２パルスを出力パルス信号２３として出力す
る。
【００１１】ビデオクロック２１は、主走査方向におい
て印字可能領域（図５参照）になると出力され、パラレ
ルデータをシリアルデータに変換するものであり、１６
進カウンタ６は、この入力クロックによりダウンカウン
トを開始し、またパラレル−シリアル変換器（Ｐ／Ｓ変
換器）８は、この入力クロックにより、パラレルデータ
をシリアルデータに変換し、ビデオ信号３２として出力
する。
て印字可能領域（図５参照）になると出力され、パラレ
ルデータをシリアルデータに変換するものであり、１６
進カウンタ６は、この入力クロックによりダウンカウン
トを開始し、またパラレル−シリアル変換器（Ｐ／Ｓ変
換器）８は、この入力クロックにより、パラレルデータ
をシリアルデータに変換し、ビデオ信号３２として出力
する。
【００１２】１６進カウンタ６は、前記クリア信号１２
により、レベルＬにクリアされる。また、このときキャ
リー信号２４はレベルＬとなり、Ｐ／Ｓ変換器８は、こ
のキャリー信号２４のレベルＬを受けてデータバス３１
の内容を内部にパラレルデータとしてとり込む。
により、レベルＬにクリアされる。また、このときキャ
リー信号２４はレベルＬとなり、Ｐ／Ｓ変換器８は、こ
のキャリー信号２４のレベルＬを受けてデータバス３１
の内容を内部にパラレルデータとしてとり込む。
【００１３】ＤＭＡリクエストコントローラ（ＤＭＡＲ
ＥＱコントローラ）７は、ＤＭＡリクエストイネーブル
信号（ＤＭＡＥＮ信号）２０のレベルＨへの立ち上りエ
ッジ、および１６進カウンタ６のキャリー信号２４のレ
ベルＨへの立ち上りエッジを受けると、第１ＤＭＡリク
エスト信号（ＤＲＥＱ１）をレベルＬにする。ＤＭＡコ
ントローラ（図示せず）は、ＤＲＥＱ１の信号レベルＨ
を受けると、ＤＭＡ動作を開始し、イメージメモリから
のデータ２８にデータが確定されると、ＤＭＡアクノリ
ッジ（ＤＡＣＫ）信号２２をレベルＬにして応答する。
ＥＱコントローラ）７は、ＤＭＡリクエストイネーブル
信号（ＤＭＡＥＮ信号）２０のレベルＨへの立ち上りエ
ッジ、および１６進カウンタ６のキャリー信号２４のレ
ベルＨへの立ち上りエッジを受けると、第１ＤＭＡリク
エスト信号（ＤＲＥＱ１）をレベルＬにする。ＤＭＡコ
ントローラ（図示せず）は、ＤＲＥＱ１の信号レベルＨ
を受けると、ＤＭＡ動作を開始し、イメージメモリから
のデータ２８にデータが確定されると、ＤＭＡアクノリ
ッジ（ＤＡＣＫ）信号２２をレベルＬにして応答する。
【００１４】ＤＭＡＲＥＱコントローラ７は、ＤＡＣＫ
信号２２を受けてデータラッチクロック信号２７をレベ
ルＨにして、レジスタ１１にイメージデータ２８上のデ
ータをとり込み、またＤＲＥＱ１信号２５をレベルＨに
してＤＭＡ動作終了をＤＭＡコントローラに通知する。
また、ＤＭＡＲＥＱコントローラ７は、フリップフロッ
プ４の出力３３がレベルＨのとき、第２ＤＭＡリクエス
ト２（ＤＲＥＱ２）信号をレベルＬにして、ＤＲＥＱ１
信号２５と同様の動作を行う。
信号２２を受けてデータラッチクロック信号２７をレベ
ルＨにして、レジスタ１１にイメージデータ２８上のデ
ータをとり込み、またＤＲＥＱ１信号２５をレベルＨに
してＤＭＡ動作終了をＤＭＡコントローラに通知する。
また、ＤＭＡＲＥＱコントローラ７は、フリップフロッ
プ４の出力３３がレベルＨのとき、第２ＤＭＡリクエス
ト２（ＤＲＥＱ２）信号をレベルＬにして、ＤＲＥＱ１
信号２５と同様の動作を行う。
【００１５】レジスタ１０は、レジスタ１１でラッチさ
れたデータをレジスタ１１と同じデータラッチクロック
信号２７によってラッチし、ＯＲ回路９は、レジスタ１
１の出力データバス２９およびレジスタ１０の出力デー
タバス９の論理和をとり、その出力データバス３１は、
Ｐ／Ｓ変換器８のパラレルデータとなる。また、レジス
タ１１は、クリア信号１２がレベルＬのとき、０にクリ
アされ、レジスタ１０は、フリップフロップ４の出力３
３がレベルＬのとき、０にクリアされる。
れたデータをレジスタ１１と同じデータラッチクロック
信号２７によってラッチし、ＯＲ回路９は、レジスタ１
１の出力データバス２９およびレジスタ１０の出力デー
タバス９の論理和をとり、その出力データバス３１は、
Ｐ／Ｓ変換器８のパラレルデータとなる。また、レジス
タ１１は、クリア信号１２がレベルＬのとき、０にクリ
アされ、レジスタ１０は、フリップフロップ４の出力３
３がレベルＬのとき、０にクリアされる。
【００１６】次に、本実施例の動作について説明する。
図２は、本実施例の主走査方向における信号タイミング
を示すタイミングチャートであり、図３は、副走査方向
における信号タイミングを示すタイミングチャートであ
る。
図２は、本実施例の主走査方向における信号タイミング
を示すタイミングチャートであり、図３は、副走査方向
における信号タイミングを示すタイミングチャートであ
る。
【００１７】ＣＰＵは、まずレジスタ３、１６進カウン
タ、レジスタ１１の内容を０クリアするために、クリア
信号１２を出力する。次に、ＣＰＵは、レジスタ１にデ
ータバス１３を通じて縮小率をセットする。ここで設定
するデータの形式は、図４に示すように、固定小数点の
形である。ここで縮小率を、０．７５とすると、図４
（ｂ）がセットされる。加算器２においては、レジスタ
１、３の値が加算され、ここでは０．７５＋０＝０．７
５となる。
タ、レジスタ１１の内容を０クリアするために、クリア
信号１２を出力する。次に、ＣＰＵは、レジスタ１にデ
ータバス１３を通じて縮小率をセットする。ここで設定
するデータの形式は、図４に示すように、固定小数点の
形である。ここで縮小率を、０．７５とすると、図４
（ｂ）がセットされる。加算器２においては、レジスタ
１、３の値が加算され、ここでは０．７５＋０＝０．７
５となる。
【００１８】印字部からは主走査同期信号１８が送ら
れ、フリップフロップ４にて加算器２のキャリー信号１
７がサンプリングされるが、ここでは出力１６の値が
０．７５となっているため、キャリー信号１７はレベル
Ｈであるので、出力３３としてレベルＨが出力される。
れ、フリップフロップ４にて加算器２のキャリー信号１
７がサンプリングされるが、ここでは出力１６の値が
０．７５となっているため、キャリー信号１７はレベル
Ｈであるので、出力３３としてレベルＨが出力される。
【００１９】次にＣＰＵは、ＤＭＡＥＮ信号２０をレベ
ルＨにする。ＤＭＡＲＥＱコントローラ７は、これを受
けて、ＤＲＥＱ１信号２５をレベルＬにし、ＤＭＡコン
トローラに対してＤＭＡの起動を要求する（Ｓ２）。
ルＨにする。ＤＭＡＲＥＱコントローラ７は、これを受
けて、ＤＲＥＱ１信号２５をレベルＬにし、ＤＭＡコン
トローラに対してＤＭＡの起動を要求する（Ｓ２）。
【００２０】ＤＭＡコントローラは、このＤＲＥＱ１信
号を受けてＤＭＡを起動し、イメージメモリデータバス
２８上にデータが確定すると、ＤＡＣＫ信号２２をレベ
ルＬにする（Ｓ３）。ＤＭＡＲＥＱコントローラ７は、
ＤＡＣＫ信号２２のレベルＬを受けると、データラッチ
クロック２７をレベルＨにし、イメージメモリデータバ
ス２８上のデータをレジスタ１１にラッチする（Ｓ
５）。その後、ＤＭＡＲＥＱコントローラ７は、ＤＲＥ
Ｑ１信号２５をレベルＨにするとともに、データラッチ
クロック２７をレベルＬにする。ＤＭＡコントローラ
は、ＤＲＥＱ１信号２５がレベルＨになると、ＤＡＣＫ
信号２２をレベルＨにして、ＤＭＡ転送を終了する。
号を受けてＤＭＡを起動し、イメージメモリデータバス
２８上にデータが確定すると、ＤＡＣＫ信号２２をレベ
ルＬにする（Ｓ３）。ＤＭＡＲＥＱコントローラ７は、
ＤＡＣＫ信号２２のレベルＬを受けると、データラッチ
クロック２７をレベルＨにし、イメージメモリデータバ
ス２８上のデータをレジスタ１１にラッチする（Ｓ
５）。その後、ＤＭＡＲＥＱコントローラ７は、ＤＲＥ
Ｑ１信号２５をレベルＨにするとともに、データラッチ
クロック２７をレベルＬにする。ＤＭＡコントローラ
は、ＤＲＥＱ１信号２５がレベルＨになると、ＤＡＣＫ
信号２２をレベルＨにして、ＤＭＡ転送を終了する。
【００２１】ＤＭＡＲＥＱコントローラ７は、フリップ
フロップ４の出力３３がレベルＨであるため、ＤＲＥＱ
２信号２６をレベルＬにして、再度ＤＭＡコントローラ
にＤＭＡ起動を要求する（Ｓ６）。ＤＲＥＱ１信号２５
がレベルＬと同様のＤＭＡサイクルが行われ、終了する
（Ｓ７）。
フロップ４の出力３３がレベルＨであるため、ＤＲＥＱ
２信号２６をレベルＬにして、再度ＤＭＡコントローラ
にＤＭＡ起動を要求する（Ｓ６）。ＤＲＥＱ１信号２５
がレベルＬと同様のＤＭＡサイクルが行われ、終了する
（Ｓ７）。
【００２２】印字領域に達すると、ビデオクロック信号
２１が出力され、１６進カウンタ６のキャリー信号２４
がレベルＬであるため、ＯＲ回路９の出力データ３１が
Ｐ／Ｓ変換器にとり込まれ、ビデオ信号３２となって出
力される（Ｓ８）。ここでとり込まれるデータは、前記
ＤＲＥＱ１信号２５とＤＲＥＱ２信号２６によってレジ
スタ１０、レジスタ１１にとり込まれたデータの論理和
である。
２１が出力され、１６進カウンタ６のキャリー信号２４
がレベルＬであるため、ＯＲ回路９の出力データ３１が
Ｐ／Ｓ変換器にとり込まれ、ビデオ信号３２となって出
力される（Ｓ８）。ここでとり込まれるデータは、前記
ＤＲＥＱ１信号２５とＤＲＥＱ２信号２６によってレジ
スタ１０、レジスタ１１にとり込まれたデータの論理和
である。
【００２３】１６進カウンタ６は、ビデオクロック２１
をカウントし、キャリー信号２４をレベルＨにする。こ
れをうけてＤＭＡＲＥＱコントローラ７は、ＤＲＥＱ１
信号２５をレベルＬにし、ＤＭＡ起動を要求し、またＤ
ＲＥＱ２信号２６をレベルＬにして、ＤＭＡ起動を要求
し、レジスタ１１、レジスタ１０に次のビデオ信号とし
て送るべきデータをとり込む（Ｓ９、Ｓ１０）。
をカウントし、キャリー信号２４をレベルＨにする。こ
れをうけてＤＭＡＲＥＱコントローラ７は、ＤＲＥＱ１
信号２５をレベルＬにし、ＤＭＡ起動を要求し、またＤ
ＲＥＱ２信号２６をレベルＬにして、ＤＭＡ起動を要求
し、レジスタ１１、レジスタ１０に次のビデオ信号とし
て送るべきデータをとり込む（Ｓ９、Ｓ１０）。
【００２４】１６進カウンタ６では、ビデオクロック２
１をカウントし、１６カウントすると、再びキャリー信
号２４をレベルＬにしてＰ／Ｓ変換器８にデータをとり
込む（Ｓ１１）。
１をカウントし、１６カウントすると、再びキャリー信
号２４をレベルＬにしてＰ／Ｓ変換器８にデータをとり
込む（Ｓ１１）。
【００２５】以上を主走査方向に対して繰り返すわけで
あるが、加算器１７のキャリー信号のレベルＬがフリッ
プフロップ４でサンプリングされ、その出力３３がレベ
ルＬであれば、ＤＲＥＱ２信号２６は発生せず、またレ
ジスタ１０の内容は０クリアされるため、レジスタ１１
にラッチされたデータがＰ／Ｓ変換器８にとり込まれ
る。
あるが、加算器１７のキャリー信号のレベルＬがフリッ
プフロップ４でサンプリングされ、その出力３３がレベ
ルＬであれば、ＤＲＥＱ２信号２６は発生せず、またレ
ジスタ１０の内容は０クリアされるため、レジスタ１１
にラッチされたデータがＰ／Ｓ変換器８にとり込まれ
る。
【００２６】次に、副走査方向のタイミングについて、
図３を参照して説明する。
図３を参照して説明する。
【００２７】主走査方向に対して１ラインビデオ転送が
終了すると、スキャンエンド信号がレベルＨとなる（Ｓ
１００）。パルスジェネレータ５は、これを受けてパル
ス信号２３を出力するが、フリップフロップ４の出力３
３がレベルＨであるため、２度出力する（Ｓ１００、Ｓ
１０１）。Ｓ１００において、レジスタ３には、出力パ
ルス信号２３により加算器２の出力値０．７５がラッチ
される。よって、レジスタ３の値０．７５とレジスタ１
の値０．７５が加算され、キャリー信号１７はレベルＬ
となり、結果０．５が加算器２の出力１６となる。Ｓ１
０１においても同様である。次の１ラインビデオ転送が
終了した時点では、フリップフロップ４の出力３３はレ
ベルＬであるため、１パルスしかパルス信号２３は出力
されない（Ｓ１０２）。
終了すると、スキャンエンド信号がレベルＨとなる（Ｓ
１００）。パルスジェネレータ５は、これを受けてパル
ス信号２３を出力するが、フリップフロップ４の出力３
３がレベルＨであるため、２度出力する（Ｓ１００、Ｓ
１０１）。Ｓ１００において、レジスタ３には、出力パ
ルス信号２３により加算器２の出力値０．７５がラッチ
される。よって、レジスタ３の値０．７５とレジスタ１
の値０．７５が加算され、キャリー信号１７はレベルＬ
となり、結果０．５が加算器２の出力１６となる。Ｓ１
０１においても同様である。次の１ラインビデオ転送が
終了した時点では、フリップフロップ４の出力３３はレ
ベルＬであるため、１パルスしかパルス信号２３は出力
されない（Ｓ１０２）。
【００２８】同様のことが行われ、２ラインは、フリッ
プフロップ４の出力がレベルＬであり、続くラインに対
してはフリップフロップ４の出力がレベルＨになり、２
ラインのデータの論理和をとったデータをビデオ転送す
る。つまり、４ラインを３ラインにして、ビデオ転送す
ることになり、７５％の縮小率となる。
プフロップ４の出力がレベルＬであり、続くラインに対
してはフリップフロップ４の出力がレベルＨになり、２
ラインのデータの論理和をとったデータをビデオ転送す
る。つまり、４ラインを３ラインにして、ビデオ転送す
ることになり、７５％の縮小率となる。
【００２９】なお、以上の実施例においては、ＣＰＵの
データバス１３とイメージメモリデータバス２８を分離
して説明したが、双方を共有していても構わない。
データバス１３とイメージメモリデータバス２８を分離
して説明したが、双方を共有していても構わない。
【００３０】また、上記実施例では、イメージデータを
ラッチするレジスタを２段のパイプラインで構成してい
るが、各ラッチクロックとして、ＤＲＥＱ１とＤＲＥＱ
２に対応したラッチクロックを設けることにより、並列
に構成しても良い。
ラッチするレジスタを２段のパイプラインで構成してい
るが、各ラッチクロックとして、ＤＲＥＱ１とＤＲＥＱ
２に対応したラッチクロックを設けることにより、並列
に構成しても良い。
【００３１】また、上記実施例では、１６進カウンタを
用いた場合を説明したが、これはイメージメモリデータ
バスのバス幅１６ビットに合わせたものであり、イメー
ジメモリデータバスが８ビットなら８進カウンタ、３２
ビットなら３２進カウンタというように、イメージメモ
リデータバスのバス幅に対応したカウンタを用いること
になる。
用いた場合を説明したが、これはイメージメモリデータ
バスのバス幅１６ビットに合わせたものであり、イメー
ジメモリデータバスが８ビットなら８進カウンタ、３２
ビットなら３２進カウンタというように、イメージメモ
リデータバスのバス幅に対応したカウンタを用いること
になる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
主走査方向のビデオ転送が終了した時点で、縮小率に応
じて、次の主走査を１ライン転送するか、複数ライン同
時に論理和処理を行って転送するかを判断して、ビデオ
転送を行っていくため、ＣＰＵによる縮小処理および縮
小したイメージメモリが必要なくなり、処理速度の向上
を図り得るとともに、メモリを節約できる効果がある。
主走査方向のビデオ転送が終了した時点で、縮小率に応
じて、次の主走査を１ライン転送するか、複数ライン同
時に論理和処理を行って転送するかを判断して、ビデオ
転送を行っていくため、ＣＰＵによる縮小処理および縮
小したイメージメモリが必要なくなり、処理速度の向上
を図り得るとともに、メモリを節約できる効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】上記実施例の主走査方向における信号タイミン
グを示すタイミングチャートである。
グを示すタイミングチャートである。
【図３】上記実施例の副走査方向における信号タイミン
グを示すタイミングチャートである。
グを示すタイミングチャートである。
【図４】上記実施例における縮小率設定時のデータ形式
を示す模式図である。
を示す模式図である。
【図５】画像の主走査方向と副走査方向の一例を示す模
式図である。
式図である。
１…縮小率設定レジスタ、 ２…加算器、 ３…加算結果格納レジスタ、 ５…パルスジェネレータ、 ６…１６進カウンタ、 ７…ＤＭＡリクエストコントローラ、 ８…Ｐ／Ｓ変換器、 １０、１１…イメージデータ格納レジスタ。
Claims (2)
- 【請求項１】 イメージデータをビデオ信号に変換して
出力する印刷装置において、 副走査方向に対する縮小率に応じて、複数ライン分のデ
ータを論理和処理しながら１ラインのデータとして出力
することを特徴とする印刷装置。 - 【請求項２】 請求項１において、 縮小率を設定する縮小率設定レジスタと、縮小率を順次
加算していく加算手段と、この加算手段からのキャリー
信号を主走査同期信号によってサンプリングするサンプ
リング手段と、主走査方向転送終了信号により起動さ
れ、前記サンプリングの結果から所定のパルス信号を発
生するパルスジェネレータと、前記パルス信号により加
算が行われる１つ前の加算結果を格納する加算結果格納
手段と、前記サンプリングの結果からＤＭＡを所定回起
動する要求を発生するＤＭＡリクエストコントローラ
と、前記サンプリングの結果から０クリアされるＤＭＡ
転送によるデータを格納する第１のデータ格納手段と、
ＤＭＡ転送により常にデータを格納する第２のデータ格
納手段と、前記第１のデータ格納手段と第２のデータ格
納手段との論理和をとる論理和手段とを有することを特
徴とする印刷装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32365492A JPH06143695A (ja) | 1992-11-09 | 1992-11-09 | 印刷装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32365492A JPH06143695A (ja) | 1992-11-09 | 1992-11-09 | 印刷装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06143695A true JPH06143695A (ja) | 1994-05-24 |
Family
ID=18157125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32365492A Pending JPH06143695A (ja) | 1992-11-09 | 1992-11-09 | 印刷装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06143695A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014144554A (ja) * | 2013-01-28 | 2014-08-14 | Toshiba Tec Corp | 画像形成装置及び画像形成方法 |
-
1992
- 1992-11-09 JP JP32365492A patent/JPH06143695A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014144554A (ja) * | 2013-01-28 | 2014-08-14 | Toshiba Tec Corp | 画像形成装置及び画像形成方法 |
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