JPS5829376A - パルス幅制限回路を備えた位相制御回路 - Google Patents
パルス幅制限回路を備えた位相制御回路Info
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- JPS5829376A JPS5829376A JP56128317A JP12831781A JPS5829376A JP S5829376 A JPS5829376 A JP S5829376A JP 56128317 A JP56128317 A JP 56128317A JP 12831781 A JP12831781 A JP 12831781A JP S5829376 A JPS5829376 A JP S5829376A
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- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、パルス幅制限方式に関し、特にインバータ又
はチョッパ用の位相制御回路におけるパルス幅制限方式
に関する。
はチョッパ用の位相制御回路におけるパルス幅制限方式
に関する。
一般に、パルス幅制御やパルス幅変調を行って出力電圧
又は出力電流を制御するインバータ（又はチョッパ）に
おいては、例えば三角波の変調信号と制御信号とをコン
パレータで比較して幅制御されたパルス信号を形成する
位相制御回路が備えられている。この幅制御すれたパル
ス信号は、インバータの半導体素子、例えばサイリスタ
又はトランジスタのスイッチング動作を規定するもので
、普通そのパルス幅には半導体素子の安定スイッチ動作
範囲に対応した上限又は下限が与えられる。
又は出力電流を制御するインバータ（又はチョッパ）に
おいては、例えば三角波の変調信号と制御信号とをコン
パレータで比較して幅制御されたパルス信号を形成する
位相制御回路が備えられている。この幅制御すれたパル
ス信号は、インバータの半導体素子、例えばサイリスタ
又はトランジスタのスイッチング動作を規定するもので
、普通そのパルス幅には半導体素子の安定スイッチ動作
範囲に対応した上限又は下限が与えられる。
このような上限又は下限は、結果としてインバータ出力
電圧又は出力電流の最大値又は最小値を決定することは
勿論であるが、更にＰＷＭインバータ等においては出力
波形の乱れを防止する働きを有する。このため、この種
位相制御回路における・ξルス幅制限回路は、安定動作
を要求され、特に制御電源電圧の変動、温度変化、経時
変化等に対して安定した動作を行う必要がある。
電圧又は出力電流の最大値又は最小値を決定することは
勿論であるが、更にＰＷＭインバータ等においては出力
波形の乱れを防止する働きを有する。このため、この種
位相制御回路における・ξルス幅制限回路は、安定動作
を要求され、特に制御電源電圧の変動、温度変化、経時
変化等に対して安定した動作を行う必要がある。
第１図には、従来の典型的な位相制御回路の構成を示す
。第１図において、コンパレータ１の非反転入力には、
アナログ回路で構成された三角波発生回路２から第２図
Ａに示すような三角波変調信号Ｖｍが供給され、フンパ
レータ１の反転入力には入力端子３から抵抗４、バッフ
ァアンプ５を介して制御信号Ｖｃが供給される。この制
御信号Ｖｃは、第２図Ａに示すよ５に、可変レベルの直
流電圧信号である。コンパレータ１は、面入力信号Ｖｍ
、Ｖｃのレベルを比較し、Ｖ ｍ ） Ｖ ｃのとぎ′
Ｈ”レベルの出力電圧を発生し、Ｖ ｍ （Ｖ ｃのと
ぎ“Ｌ″レベル出力電圧を発生する。その結果、コンパ
レータ１の出力から、第２図Ｂに示すように制御信号Ｖ
ｃのレベルで幅制御されたパルス信号■０が得られる。
。第１図において、コンパレータ１の非反転入力には、
アナログ回路で構成された三角波発生回路２から第２図
Ａに示すような三角波変調信号Ｖｍが供給され、フンパ
レータ１の反転入力には入力端子３から抵抗４、バッフ
ァアンプ５を介して制御信号Ｖｃが供給される。この制
御信号Ｖｃは、第２図Ａに示すよ５に、可変レベルの直
流電圧信号である。コンパレータ１は、面入力信号Ｖｍ
、Ｖｃのレベルを比較し、Ｖ ｍ ） Ｖ ｃのとぎ′
Ｈ”レベルの出力電圧を発生し、Ｖ ｍ （Ｖ ｃのと
ぎ“Ｌ″レベル出力電圧を発生する。その結果、コンパ
レータ１の出力から、第２図Ｂに示すように制御信号Ｖ
ｃのレベルで幅制御されたパルス信号■０が得られる。
このパルス信号ｖＯのパルス幅ＴＯは、制御信号Ｖｃの
レベルが犬ぎくなるにつれて小さくなり、逆に制御信号
Ｖｃのレベルが小さくなるにつれて犬きくなる。
レベルが犬ぎくなるにつれて小さくなり、逆に制御信号
Ｖｃのレベルが小さくなるにつれて犬きくなる。
６は、制御信号Ｖｃのレベルを制限するためのリミッタ
回路である。このリミッタ回路６は、制限電圧発生器７
と理想ダイオード８．９とを具備する。制限電圧発生器
７は、可変抵抗器１０．１１を直列接続した分圧回路か
らなり、電源電圧Ｖｐを分圧して可変抵抗器１０から上
限電圧ＶＭを得、可変抵抗器１１から下限電圧ｖｒｎを
得る。上限電圧ＶＭは理想ダイオード８のカソード側に
供給され、理想ダイオード８のアノード側はバッファア
ンプ５０入力側に接続される。下限電圧Ｖｒｎは理想ダ
イオード９のアノード側に供給され、理想ダイオード９
のカソード側はバッファアンプ５０入力側に接続される
。これにより、バッファアンプ５、ひいてはコンパレー
タ１に供給される制御信号ＶＣの振幅レベルは、理想ダ
イオード８による上限電圧ＶＭと理想ダイオード９によ
る下限電圧ｖｍの範囲内に制限される。その結果、出力
パルス信号υ０のパルス幅は、制御信号ｙｃのレベルが
ＶＭのとぎ最小値Ｔｍ （第２図Ｃ）をとり、制御信号
’ＶＣのレベルがＶｍのとぎ最大値ＴＭ（第２図Ｄ ）
をとる。従って、コンパレータ１の出力からは、パルス
幅がＴｍからＴＭの範囲内で制御されたパルス信号Ｖｏ
が取り出されるようになっている。
回路である。このリミッタ回路６は、制限電圧発生器７
と理想ダイオード８．９とを具備する。制限電圧発生器
７は、可変抵抗器１０．１１を直列接続した分圧回路か
らなり、電源電圧Ｖｐを分圧して可変抵抗器１０から上
限電圧ＶＭを得、可変抵抗器１１から下限電圧ｖｒｎを
得る。上限電圧ＶＭは理想ダイオード８のカソード側に
供給され、理想ダイオード８のアノード側はバッファア
ンプ５０入力側に接続される。下限電圧Ｖｒｎは理想ダ
イオード９のアノード側に供給され、理想ダイオード９
のカソード側はバッファアンプ５０入力側に接続される
。これにより、バッファアンプ５、ひいてはコンパレー
タ１に供給される制御信号ＶＣの振幅レベルは、理想ダ
イオード８による上限電圧ＶＭと理想ダイオード９によ
る下限電圧ｖｍの範囲内に制限される。その結果、出力
パルス信号υ０のパルス幅は、制御信号ｙｃのレベルが
ＶＭのとぎ最小値Ｔｍ （第２図Ｃ）をとり、制御信号
’ＶＣのレベルがＶｍのとぎ最大値ＴＭ（第２図Ｄ ）
をとる。従って、コンパレータ１の出力からは、パルス
幅がＴｍからＴＭの範囲内で制御されたパルス信号Ｖｏ
が取り出されるようになっている。
しかしながら、このような従来の位相制御回路において
は、変調信号Ｖｍをアナログ構成の関数発生器２かも得
るため、使用部品のバラツキ、制御電源電圧の変動、温
度変化等により変調信号Ｖｍの振幅が変化することがあ
る。変調信号Ｖｍの振幅が変化して予め設定した。振幅
値より小さくなり又は太ぎくなると、出力パルス信号ｖ
Ｏの・ξルス幅は下限値Ｔｍを割り又は上限値ＴＭを越
えてしまう。このため、第１図の従来回路では、変調信
号Ｖｍの振幅の変化に応じてリミッタ回路乙の可変抵抗
器１０．１１を調整し、制御信号Ｖｃの上限電圧ＶＭ又
は下限電圧Ｖｍを変化させることにより、出力・ξルス
信号ｖＯのパルス幅を一定の範囲内に制限するようにし
ている。しかし、このような方式では、初期の制限値は
調整できても、その後の制御電源の変動、温度変化等に
対しては連続的に対処し得ない。更にこの方式によれば
、調整用の可変抵抗器１０．１１を必要とするが、これ
は品質、安定性、調整費用等の点で問題がある。
は、変調信号Ｖｍをアナログ構成の関数発生器２かも得
るため、使用部品のバラツキ、制御電源電圧の変動、温
度変化等により変調信号Ｖｍの振幅が変化することがあ
る。変調信号Ｖｍの振幅が変化して予め設定した。振幅
値より小さくなり又は太ぎくなると、出力パルス信号ｖ
Ｏの・ξルス幅は下限値Ｔｍを割り又は上限値ＴＭを越
えてしまう。このため、第１図の従来回路では、変調信
号Ｖｍの振幅の変化に応じてリミッタ回路乙の可変抵抗
器１０．１１を調整し、制御信号Ｖｃの上限電圧ＶＭ又
は下限電圧Ｖｍを変化させることにより、出力・ξルス
信号ｖＯのパルス幅を一定の範囲内に制限するようにし
ている。しかし、このような方式では、初期の制限値は
調整できても、その後の制御電源の変動、温度変化等に
対しては連続的に対処し得ない。更にこの方式によれば
、調整用の可変抵抗器１０．１１を必要とするが、これ
は品質、安定性、調整費用等の点で問題がある。
本発明の目的は、上述の欠点を除去するとともに、より
一層安価な制御電源の使用を可能とし、かつ特別の調整
手段がなくとも安定で精度の高い位相制御回路のパルス
幅変調方式を提供することにある。この目的は、本発明
において、周期的信号波形をディジタル量として逐次時
に発生するディジタル関数発生器とこの関数発生器から
のディジタル量をアナログ量に変換するＤ／Ａ コンバ
ータとからアナログ変調信号を形成するとともに、この
変調信号の振幅を決定するＤ／Ａ コンバータの基準
電圧を抵抗分圧して得られる電圧により制御信号の電圧
レベルに上限又は下限を与え、これにより出力パルス信
号のパルス幅に下限又は上限を与えることを特徴とする
。ａルス幅制限方式によって達成される。以下、本発明
を好適な実施例につぎ更に詳しく述べる。
一層安価な制御電源の使用を可能とし、かつ特別の調整
手段がなくとも安定で精度の高い位相制御回路のパルス
幅変調方式を提供することにある。この目的は、本発明
において、周期的信号波形をディジタル量として逐次時
に発生するディジタル関数発生器とこの関数発生器から
のディジタル量をアナログ量に変換するＤ／Ａ コンバ
ータとからアナログ変調信号を形成するとともに、この
変調信号の振幅を決定するＤ／Ａ コンバータの基準
電圧を抵抗分圧して得られる電圧により制御信号の電圧
レベルに上限又は下限を与え、これにより出力パルス信
号のパルス幅に下限又は上限を与えることを特徴とする
。ａルス幅制限方式によって達成される。以下、本発明
を好適な実施例につぎ更に詳しく述べる。
第３図は、本発明の一実施例による位相制御回路の回路
図である。第６図において、２０はデイジタル三角波発
生器で、所望の三角波をディジタル量として逐次的に発
生するようにプログラムされかつ内部配線されている。
図である。第６図において、２０はデイジタル三角波発
生器で、所望の三角波をディジタル量として逐次的に発
生するようにプログラムされかつ内部配線されている。
このディジタル三角波発生器２０のディジタル出力は、
パスライン２１を介してＤ／Ａ コンバータ２２に人力
される。
パスライン２１を介してＤ／Ａ コンバータ２２に人力
される。
Ｄ／Ａ コンバータ２２は、重み定電流型で、基準電圧
Ｖ ｒ ｅ ｆかも基準抵抗２３を介して基準電流Ｉｒ
ｅ量＝Ｖｒ、−ａｔ／Ｒｒｅｆ （Ｒｒｅｉ ：基準抵
抗２３の抵抗値）カ供給される。更にＤ／Ａ コンバー
タ２２の出力側は電流出力形であり、その出力端子はコ
ンパレータ２４の非反転入力に接続されるとともに抵抗
２５を介して基準電圧Ｖｒｅ↑に接続される。
Ｖ ｒ ｅ ｆかも基準抵抗２３を介して基準電流Ｉｒ
ｅ量＝Ｖｒ、−ａｔ／Ｒｒｅｆ （Ｒｒｅｉ ：基準抵
抗２３の抵抗値）カ供給される。更にＤ／Ａ コンバー
タ２２の出力側は電流出力形であり、その出力端子はコ
ンパレータ２４の非反転入力に接続されるとともに抵抗
２５を介して基準電圧Ｖｒｅ↑に接続される。
このＤ／Ａ コンバータ２２は、第４図に示すような入
出力特性を有する。すなわち、ディジタル三角波発生器
２０から逐次的に供給されるディジタル三角波信号に比
例したアナログ電流Ｉｏが出力され、この出力電流工０
はディジタル入力が（０００・・・・・・０）のとき零
でディジタル入力が（１１１・・・・・・・１）のとぎ
最大値Ｉｒｅｉ （１−姑）をとる。ディジタル信号の
ビット数Ｎが犬ぎければ、Ｉｒｅモ÷Ｉｒｅ＋（１〜汀
）とみなしてよい。従って、出力電流Ｉｏは振幅Ｉｒｅ
ｆを有する三角波信号となる。
出力特性を有する。すなわち、ディジタル三角波発生器
２０から逐次的に供給されるディジタル三角波信号に比
例したアナログ電流Ｉｏが出力され、この出力電流工０
はディジタル入力が（０００・・・・・・０）のとき零
でディジタル入力が（１１１・・・・・・・１）のとぎ
最大値Ｉｒｅｉ （１−姑）をとる。ディジタル信号の
ビット数Ｎが犬ぎければ、Ｉｒｅモ÷Ｉｒｅ＋（１〜汀
）とみなしてよい。従って、出力電流Ｉｏは振幅Ｉｒｅ
ｆを有する三角波信号となる。
更に本実施例において抵抗２５の抵抗値は、基準抵抗２
ろの抵抗値Ｒｒｅ４ と同一の値に選定されている。こ
れにより、Ｄ／Ａ コンバータ２２の出力側には出力電
流工０に応じて振幅Ｖｒｅチを有する三角波電圧信号が
得られ、この電圧信号は変調信号Ｖｍとしてコンパレー
タ２４の非反転入力に供給される。コンパレータ２４の
反転入力には、入力端子２６から抵抗２７、バッファア
ンプ２８を介して一定電圧レベルの制御信号Ｖｃが供給
さレル。コンパレータ２４は、両人力信号Ｖｍ、Ｖｃの
レベルを比較し、Ｖｍ）ＶｃのとキａＨ”レベルの出力
電圧を発生し、Ｖｍ（Ｖｃのとぎ′Ｌ”レベルの出力電
圧を発生する。その結果、コンパレータ２４の出力から
制御信号Ｖｃのレベルで幅制御されたパルス信号Ｖｏが
得られる。
ろの抵抗値Ｒｒｅ４ と同一の値に選定されている。こ
れにより、Ｄ／Ａ コンバータ２２の出力側には出力電
流工０に応じて振幅Ｖｒｅチを有する三角波電圧信号が
得られ、この電圧信号は変調信号Ｖｍとしてコンパレー
タ２４の非反転入力に供給される。コンパレータ２４の
反転入力には、入力端子２６から抵抗２７、バッファア
ンプ２８を介して一定電圧レベルの制御信号Ｖｃが供給
さレル。コンパレータ２４は、両人力信号Ｖｍ、Ｖｃの
レベルを比較し、Ｖｍ）ＶｃのとキａＨ”レベルの出力
電圧を発生し、Ｖｍ（Ｖｃのとぎ′Ｌ”レベルの出力電
圧を発生する。その結果、コンパレータ２４の出力から
制御信号Ｖｃのレベルで幅制御されたパルス信号Ｖｏが
得られる。
本実施例によれば、基準電圧Ｖｒｅｆは更に抵抗分圧回
路２９に供給される。この分圧回路２９は、抵抗６０．
３１．３２を直列接続してなり、基準電圧Ｖｒｅ４を抵
抗分圧する。その結果、抵抗３０．３１の接続点Ｅと抵
抗３１．６２の接続点Ｆから制御信号Ｖｃに対する上限
電圧ＶＭ、下限電圧Ｖｍが夫々取り出される。これら抵
抗３０．３１．３２は定抵抗であり、電圧ｖＭ 、 ｖ
ｍは基準電圧Ｖｒｅｆに常に比例する。上限電圧ＶＭは
理想ダイオード３３のカソード側に供給され、理想ダイ
オード３３のアノード側はバッファアンプ２８の入力側
に接続される。また、下限電圧ｖｍは理想ダイオード３
４のアノード側に供給され、理想ダイオード６４のカソ
ード側はバッファアンプ２８の入力側に接続される。こ
れにより、バッファアンプ２８、ひいてはコンノミレー
タ２４に供給される制御信号Ｖｃの電圧レベルは、上限
電圧ｖＭと下限電圧Ｖｍの範囲内に制限される。その結
果、出力パル？信号ｖＯは、制御信号ＶｃのレベルがＶ
Ｍのとぎ最小パルス幅をとり、制御信号Ｖｃのレベルが
Ｖｍのとぎ最大パルス幅をとる。従って、コンパレータ
２４の出力から一定の範囲内で幅制御されたパルス信号
Ｖｏが得られる。
路２９に供給される。この分圧回路２９は、抵抗６０．
３１．３２を直列接続してなり、基準電圧Ｖｒｅ４を抵
抗分圧する。その結果、抵抗３０．３１の接続点Ｅと抵
抗３１．６２の接続点Ｆから制御信号Ｖｃに対する上限
電圧ＶＭ、下限電圧Ｖｍが夫々取り出される。これら抵
抗３０．３１．３２は定抵抗であり、電圧ｖＭ 、 ｖ
ｍは基準電圧Ｖｒｅｆに常に比例する。上限電圧ＶＭは
理想ダイオード３３のカソード側に供給され、理想ダイ
オード３３のアノード側はバッファアンプ２８の入力側
に接続される。また、下限電圧ｖｍは理想ダイオード３
４のアノード側に供給され、理想ダイオード６４のカソ
ード側はバッファアンプ２８の入力側に接続される。こ
れにより、バッファアンプ２８、ひいてはコンノミレー
タ２４に供給される制御信号Ｖｃの電圧レベルは、上限
電圧ｖＭと下限電圧Ｖｍの範囲内に制限される。その結
果、出力パル？信号ｖＯは、制御信号ＶｃのレベルがＶ
Ｍのとぎ最小パルス幅をとり、制御信号Ｖｃのレベルが
Ｖｍのとぎ最大パルス幅をとる。従って、コンパレータ
２４の出力から一定の範囲内で幅制御されたパルス信号
Ｖｏが得られる。
上述のように構成された位相制御回路においては、変調
信号Ｖｍをディジタル関数発生器２０とＤ／Ａ コンバ
ータ２２とにより形成する。このため、使用部品のバラ
ツキや温度変化により変調信号Ｖｍの振幅が変動するこ
とがない。すなわち、ディジタル関数発生器２０は、一
般に集積回路からなり部品のバラツキの問題がなく、ま
た所望の関数を逐次的に計算してディジタル出力するた
めアナログ関数発生器と比較してはるかに安定した出力
信号を発生する。また、Ｄ／Ａコンバータ２２は、電流
形であるため、温度変化に対して安定に動作する。
信号Ｖｍをディジタル関数発生器２０とＤ／Ａ コンバ
ータ２２とにより形成する。このため、使用部品のバラ
ツキや温度変化により変調信号Ｖｍの振幅が変動するこ
とがない。すなわち、ディジタル関数発生器２０は、一
般に集積回路からなり部品のバラツキの問題がなく、ま
た所望の関数を逐次的に計算してディジタル出力するた
めアナログ関数発生器と比較してはるかに安定した出力
信号を発生する。また、Ｄ／Ａコンバータ２２は、電流
形であるため、温度変化に対して安定に動作する。
更に本発明によれば、基準電圧Ｖｒｅｆが変動しても出
力パルス信号のパルス幅を一定の範囲内に制限すること
ができる。例えば、基準電圧Ｖｒｅｉが増加した場合、
Ｄ／Ｉ コンバータ２２の出力電流Ｉｏの最大値が増
加し、変調信号ｖｍの振幅が増大する。しかし、このと
き抵抗分圧回路２９から取り出される制御信号の下限電
圧Ｖｍもこれと比例して大きくなる。従って、基準電圧
Ｖｒｅｉが増加しても変調信号Ｖｍの振幅と制御信号Ｖ
ｃの下限電圧Ｖｍとの間に相対的変化を生ぜず、出力パ
ルス信号の最大パルス幅は一定に保たれる。また、逆に
基準電圧Ｖｒｅｆが低下した場合、Ｄ／Ｉコンバータ２
２の出力電流Ｉｏの最大値が低下し。
力パルス信号のパルス幅を一定の範囲内に制限すること
ができる。例えば、基準電圧Ｖｒｅｉが増加した場合、
Ｄ／Ｉ コンバータ２２の出力電流Ｉｏの最大値が増
加し、変調信号ｖｍの振幅が増大する。しかし、このと
き抵抗分圧回路２９から取り出される制御信号の下限電
圧Ｖｍもこれと比例して大きくなる。従って、基準電圧
Ｖｒｅｉが増加しても変調信号Ｖｍの振幅と制御信号Ｖ
ｃの下限電圧Ｖｍとの間に相対的変化を生ぜず、出力パ
ルス信号の最大パルス幅は一定に保たれる。また、逆に
基準電圧Ｖｒｅｆが低下した場合、Ｄ／Ｉコンバータ２
２の出力電流Ｉｏの最大値が低下し。
変調信号Ｖｍの振幅が小さくなるが、他方抵抗分圧回路
２９かも取り出される上限電圧ＶＭもこれと比例して小
さくなる。従って、基準電圧Ｖｒｅ（が低下してもやは
り変調信号Ｖｍの振幅と制御信号Ｖｃの上限電圧ＶＭと
の間には相対的変化が生ぜず、出力・ξルス信号の最小
パルス幅は一定に保たれる。
２９かも取り出される上限電圧ＶＭもこれと比例して小
さくなる。従って、基準電圧Ｖｒｅ（が低下してもやは
り変調信号Ｖｍの振幅と制御信号Ｖｃの上限電圧ＶＭと
の間には相対的変化が生ぜず、出力・ξルス信号の最小
パルス幅は一定に保たれる。
第５図は、本発明の別の実施例による位相制御回路の回
路図である。この実施例において前述の実施例と異なる
点は、コンパレータ２４に供給される制御信号が一定電
圧レベルの直流電圧信号ではなく正弦波信号である点で
ある。第５図において、バッファアンプ２８からの制御
信号Ｖｃは第３図と同様に一定レベル信号であるが、こ
の信号Ｖｃはコンパレータ２４に供給される代わり基準
電圧として基準抵抗４０を介しＤ／Ａ コンバータ４１
に供給される。このＤ／Ａ コンバータ４１は変調信号
用のＤ／Ａ コンバータ２２と同一の構成でよく、その
ディジタル入力側にはディジタル正弦波発生器４２かも
Ｎビットパスライン４３を介してディジタル正弦波が供
給される。Ｄ／Ａ コンバータ４１の出力端子は、コン
パレータ２４の反転入力に接続されるとともに抵抗４４
を介して基準電圧Ｖ″ｆｅｉに接続される。本実施例に
おいて抵抗４４の抵抗値は、基準抵抗４０の抵抗値Ｒ’
ｒｅｆと同じ値に選定されている。Ｄ／Ａコンバータ４
１の出力電流工６は、ディジタル正弦波発生器４２・か
らのディジタル信号に応じたアナログ正弦波となり、デ
ィジタル信号が（０００・・・・・０）のとき零で、（
１１１・・・・・１）のとぎ最大値（やＩ・・””Ｒｒ
ｅｆ ）をとる。従って、Ｄ／Ａ ・〜メータ４１の出
力側には振幅Ｖｃを有し基準電圧Ｖｒｅｊを基準として
変化する正弦波電圧信号が得られ、この電圧信号は制御
信号Ｖ’ｃ としてコンパレータ２４の反転入力に供給
される。その結果、変調信号ｖｍと制御信号Ｖ’ｃの関
係は第６図Ａに示すようになる。コンパレータ２４は両
信号のレベルを比較しＶｍ）Ｖ’ｃのとき″′Ｈ″レベ
ルの出力電圧を発生しＶｍ（Ｖ’ｃのとき“Ｌ″レベル
出方電圧を発生する。而して、出力パルス信号Ｖ’ｏの
パルス幅は制御信号Ｖ’ｃの振幅により制御されるが、
一方制御信号Ｖ’ｃの振幅は信号Ｖｃ の電圧レベルで
あり下限Ｖｒｎと上限ＶＭで制限される。これにより出
力パルス信号Ｖ’ｏは制御信号Ｖ’ｃの振幅がｖＭのと
き最大パルス幅をとり（第６図Ｂ）、制御信号Ｖ’ｃの
振幅がＶｍのとぎ最小・ぐルス幅をとる（第６図Ｃ）。
路図である。この実施例において前述の実施例と異なる
点は、コンパレータ２４に供給される制御信号が一定電
圧レベルの直流電圧信号ではなく正弦波信号である点で
ある。第５図において、バッファアンプ２８からの制御
信号Ｖｃは第３図と同様に一定レベル信号であるが、こ
の信号Ｖｃはコンパレータ２４に供給される代わり基準
電圧として基準抵抗４０を介しＤ／Ａ コンバータ４１
に供給される。このＤ／Ａ コンバータ４１は変調信号
用のＤ／Ａ コンバータ２２と同一の構成でよく、その
ディジタル入力側にはディジタル正弦波発生器４２かも
Ｎビットパスライン４３を介してディジタル正弦波が供
給される。Ｄ／Ａ コンバータ４１の出力端子は、コン
パレータ２４の反転入力に接続されるとともに抵抗４４
を介して基準電圧Ｖ″ｆｅｉに接続される。本実施例に
おいて抵抗４４の抵抗値は、基準抵抗４０の抵抗値Ｒ’
ｒｅｆと同じ値に選定されている。Ｄ／Ａコンバータ４
１の出力電流工６は、ディジタル正弦波発生器４２・か
らのディジタル信号に応じたアナログ正弦波となり、デ
ィジタル信号が（０００・・・・・０）のとき零で、（
１１１・・・・・１）のとぎ最大値（やＩ・・””Ｒｒ
ｅｆ ）をとる。従って、Ｄ／Ａ ・〜メータ４１の出
力側には振幅Ｖｃを有し基準電圧Ｖｒｅｊを基準として
変化する正弦波電圧信号が得られ、この電圧信号は制御
信号Ｖ’ｃ としてコンパレータ２４の反転入力に供給
される。その結果、変調信号ｖｍと制御信号Ｖ’ｃの関
係は第６図Ａに示すようになる。コンパレータ２４は両
信号のレベルを比較しＶｍ）Ｖ’ｃのとき″′Ｈ″レベ
ルの出力電圧を発生しＶｍ（Ｖ’ｃのとき“Ｌ″レベル
出方電圧を発生する。而して、出力パルス信号Ｖ’ｏの
パルス幅は制御信号Ｖ’ｃの振幅により制御されるが、
一方制御信号Ｖ’ｃの振幅は信号Ｖｃ の電圧レベルで
あり下限Ｖｒｎと上限ＶＭで制限される。これにより出
力パルス信号Ｖ’ｏは制御信号Ｖ’ｃの振幅がｖＭのと
き最大パルス幅をとり（第６図Ｂ）、制御信号Ｖ’ｃの
振幅がＶｍのとぎ最小・ぐルス幅をとる（第６図Ｃ）。
この第５図の位相制御回路においても、前述の実施例と
同様に安定したパルス幅制限が行われる。
同様に安定したパルス幅制限が行われる。
すなわち、基準電圧ＶｒＪが変動して変調信号Ｖｍの振
幅が変化しても、これと比例して制御電圧Ｖ’ｃの上限
、下限振幅が変化するため、出力パルス信号の最大パル
ス幅、最小・瘤ルス幅は一定に保たれる。
幅が変化しても、これと比例して制御電圧Ｖ’ｃの上限
、下限振幅が変化するため、出力パルス信号の最大パル
ス幅、最小・瘤ルス幅は一定に保たれる。
上述したように、本発明によれば、基準電圧が変動して
も安定したパルス幅制限が得られるため、基準電圧用の
制御電源として安価なものが使用できる。また、従来の
ように変調信号の変化に対して制限値を制御するための
可変抵抗器等の特別の調整手段を必要とせず、しかもよ
り高精度なパルス幅制限が実現される。
も安定したパルス幅制限が得られるため、基準電圧用の
制御電源として安価なものが使用できる。また、従来の
ように変調信号の変化に対して制限値を制御するための
可変抵抗器等の特別の調整手段を必要とせず、しかもよ
り高精度なパルス幅制限が実現される。
従って、本発明によれば、制御電源電圧の変動、温度変
化、経時変化等に対して安定した動作を行う位相制御回
路が得られる。
化、経時変化等に対して安定した動作を行う位相制御回
路が得られる。
第１図は、従来の典型的な位相制御回路の回路波形を説
明するための信号波形図、 第３図は、本発明の一実施例による位相制御回路の回路
図、 第４図は、第６図のＤ／Ａ コンバータの人出力特性を
示す図、 第５図は、本発明の別の実施例による位相制御回路の回
路図、 第６図Ａ、Ｂ、Ｃは、第５図の回路の出力信号波形を説
明するための信号波形図。 ２０・・・ディジタル三角波発生器、 ２２・・・Ｄ／Ａ コンバータ、 ２４・・・コンパレータ、 ２９・・・抵抗分圧回路、 ３３、ろ４・・・理想ダイオード、 Ｖｒｅｆ・・・基準電圧 特許出臥 富士電機製造株式会社 乳／口 尾２図 菓４図
明するための信号波形図、 第３図は、本発明の一実施例による位相制御回路の回路
図、 第４図は、第６図のＤ／Ａ コンバータの人出力特性を
示す図、 第５図は、本発明の別の実施例による位相制御回路の回
路図、 第６図Ａ、Ｂ、Ｃは、第５図の回路の出力信号波形を説
明するための信号波形図。 ２０・・・ディジタル三角波発生器、 ２２・・・Ｄ／Ａ コンバータ、 ２４・・・コンパレータ、 ２９・・・抵抗分圧回路、 ３３、ろ４・・・理想ダイオード、 Ｖｒｅｆ・・・基準電圧 特許出臥 富士電機製造株式会社 乳／口 尾２図 菓４図
Claims (1)
- 周期的信号波形を有する変調信号と可変の電圧レベルを
有する制御信号とをコンパレータで比較し該コンパレー
タの出力から前記制御信号の電圧レベルにより幅制御さ
れた出力パルス信号を得る位相制御回路において、前記
周期的信号波形をディジタル量として逐次的に発生する
ディジタル関数発生器と該関数発生器からのディジタル
信号をアナログ信号に変換するＤ／Ａ コンバータとか
ら前記変調信号を形成するとともに、前記変調信号の振
幅を決定する前記Ｄ／Ａ コンバータの基準電圧を抵抗
分圧して得られる電圧により前記制御信号の電圧レベル
に上限又は下限を与え、これにより前記出力パルス信号
のパルス幅に下限又は上限を与えることを特徴とするパ
ルス幅制限方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128317A JPS5829376A (ja) | 1981-08-17 | 1981-08-17 | パルス幅制限回路を備えた位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128317A JPS5829376A (ja) | 1981-08-17 | 1981-08-17 | パルス幅制限回路を備えた位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5829376A true JPS5829376A (ja) | 1983-02-21 |
| JPH0221226B2 JPH0221226B2 (ja) | 1990-05-14 |
Family
ID=14981776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128317A Granted JPS5829376A (ja) | 1981-08-17 | 1981-08-17 | パルス幅制限回路を備えた位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829376A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61142816A (ja) * | 1984-12-17 | 1986-06-30 | Oki Electric Ind Co Ltd | パルス幅制御回路 |
| JPS63131611A (ja) * | 1986-11-20 | 1988-06-03 | Sony Corp | パルス発生回路 |
-
1981
- 1981-08-17 JP JP56128317A patent/JPS5829376A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61142816A (ja) * | 1984-12-17 | 1986-06-30 | Oki Electric Ind Co Ltd | パルス幅制御回路 |
| JPS63131611A (ja) * | 1986-11-20 | 1988-06-03 | Sony Corp | パルス発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0221226B2 (ja) | 1990-05-14 |
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