JPH0614659B2 - 並列読取装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、例えばファクシミリ等の原稿読取装置に用い
て好適な並列読取装置に関する。

従来の技術 例えば、従来のファクシミリ装置の原稿読取部は、第３
図に示すように、原稿１に対してＮ個（この例では４
個）のレンズ２〜５と、これら各レンズに対応して設け
た４個のＣＣＤセンサ６〜９と、これら各センサに対応
して設けた４個の増幅器10〜13及びゲイン制御回路14〜
17，比較器18〜21，Ａ／Ｄ変換器22〜25，ラインメモリ
回路26〜29と、クロック発生器30で構成され、１ライン
の走査を各々独立した４組の読取ブロックで走査し、各
ブロックのラインメモリ回路26〜29から、画像データを
順次出力し、その出力順にデータを合成して１ライン分
の画像データＰＩ×１を得るものである。

ここに、前記画像データＰＩ×１の合成波形の一例を第
４図の符号35で示す。尚、同図においてＣＣＤ１で示す
31は増幅器10出力の画像信号波形(1-1,1-2,1-3,…1-121
5,1-1216)、ＣＣＤ２で示す32は増幅器11出力の画像信
号波形(2-1,2-2,2-3,…2-1215,2-1216)、ＣＣＤ３で示
す33は増幅器12出力の画像信号波形(3-1,3-2,…3-121
6)、ＣＣＤ４で示す34は増幅器13出力の画像信号波形(4
-1,4-2,…4-1216)である。

前記各々の読取ブロックでは、原稿１からの反射光をレ
ンズ２〜５で結像し、これをクロック発生器30からのク
ロックφで駆動せしめられるＣＣＤセンサ６〜９で光電
変換し、これを増幅器10〜13で増幅する。

増幅された増幅器10−13出力の原稿画像信号波形（ゲイ
ン制御前の画像信号波形）は第５図(a)に示す通りであ
る。同図(a)において、36は比較器18〜21で設定した画
像信号基準レベルＶ_R、37は増幅器10出力のピークレベル
Ｖ_P1,38は増幅器11出力のピークレベルＶ_P2、39は増幅器
12出力のピークレベルＶ_P3、40は増幅器13出力のピーク
レベルＶ_P４であり、また41は増幅器10出力の原稿画像
信号波形、42は増幅器11出力の、43は増幅器12出力の、
44は増幅器13出力のそれぞれの原稿画像信号波形であ
る。

増幅器10〜13出力の原稿画像信号は、Ａ／Ｄ変換器22〜
25でディジタル画像信号に変換される。

変換されたディジタル画像信号は、比較器18〜21におい
て、そこで設定された前記画像信号基準レベルＶ_R（ソ
ファレンス電圧）と比較され、ゲイン制御回路14〜17で
原稿画像信号のピークレベルＶ_P１〜Ｖ_P３が前記画像信
号基準レベルＶ_Rとなるようにゲイン制御される。

ゲイン制御された画像データ（第４図のＣＣＤ１〜ＣＣ
Ｄ４参照）はラインメモリ回路26〜29に一旦格納された
後、ラインの先頭の画像データ（第４図のＣＣＤ１の１
−１参照）から順次出力され、１ライン分の画像データ
ＰＩ×３（第４図の信号波形35参照）となる。

第５図(b)は、ゲイン制御後のラインメモリ回路26〜29
出力の画像信号波形を示すもので、同図(b)において、4
5は比較器18〜21で設定した画像信号基準レベルＶ_R、46
はラインメモリ回路26出力の補正出力画像信号波形、47
はラインメモリ回路27出力の、48はラインメモリ回路28
出力の、49はラインメモリ回路29出力のそれぞれの補正
出力画像信号波形である。

発明が解決しようとする問題点 しかし、かかる構成によれば、ゲイン制御回路は４組の
読取ブロックにそれぞれ独立に接続されており、かつ独
立に動作するので、前記４組のブロックのそれぞれのＣ
ＣＤセンサ、増幅器等の特性にバラツキがあると、各ゲ
イン制御回路のゲインが一致せず、４個のラインメモリ
回路の出力で合成された１ライン分の画像データは、た
とえ同一の濃度原稿であっても、互いに隣り合うＣＣＤ
センサの各々の継ぎ目部分でレベル差が生じてしまう
（第５図(a)参照）という問題があった。

本発明は上述の問題点に鑑みて為されたもので、本発明
の目的とするところは、Ｎ組（従来例では４組）の読取
ブロック（互いに隣り合うＣＣＤセンサ）の各継ぎ目で
の画像データのレベル差を無くすことのできる並列読取
装置を提供することにある。

問題点を解決するための手段 本発明は、上述の問題点を解決するため、Ｎ個（Ｎ≧
２）のラインセンサ（ＣＣＤセンサ）の駆動タイミング
を１画素の画像信号周期の１／Ｎずつシフトし、それに
よりＣＣＤセンサから出力されるＮ組の画像信号を、Ｃ
ＣＤセンサの駆動周期と同期し、１画素の画像信号周期
の１／Ｎ以下のパルス幅を有するサンプリングパルスに
より選択合成し、その合成画像データを１個のゲイン制
御回路によってゲイン制御を行うようにしたものであ
る。

作 用 本発明は、上述の構成によって、Ｎ個のＣＣＤセンサの
画像信号のゲイン制御を１個のゲイン制御回路で行うこ
とができ、これにより互いに隣り合うＣＣＤセンサの継
ぎ目での画像データのレベル産を無くすることが可能と
なる。

実施例 第１図は本発明を実施するに好適な原稿読取装置の一例
を示す概略構成ブロック図で、図中、51は読み取り位置
の背面においた原稿、52〜55は原稿51からの反射光を結
像するレンズ、56〜59はレンズ52〜55からの結像を光電
変換するラインセンサ（ＣＣＤセンサ）、60〜63はＣＣ
Ｄセンサ56〜59から出力された原稿画像信号を増幅する
増幅器、64〜67は後述のサンプリングパルス発生回路73
からのそれぞれのサンプルクロックφ₅〜φ₈が“Ｈ”の
ときＯＮとなるアナログスイッチである。

68はゲイン制御回路で、このゲイン制御回路68はＡ／Ｄ
変換器69でＡ／Ｄ変換された画像信号レベルＶ_Dを比較
器70で基準レベルＶ_Rと比較し、Ｖ_D＞Ｖ_Rのとき比較器7
0から出力されるゲイン制御信号がアクティブ状態にな
ることによりゲインを少しずつ下げ、Ｖ_D≧Ｖ_Rのき比較
器70から出力されるゲイン制御信号がアクティブ状態で
はない状態になることによりゲインを少しずつ上げるよ
うに、ゲインを制御する機能を有している。

71はラインメモリ回路で、このラインメモリ回路７１は
前記アナログスイッチ64〜67により増幅器60〜63出力の
画像信号を画素順に並ぶように選択合成して成る画像デ
ータＰＩ×２（第２図参照）を記憶すると同時に、その
１ライン前に記憶した画素順の画像データＰＩ×２を、
ＣＣＤセンサ56〜59の順に並べ替えて、これを１ライン
分の画像データＰＩ×３（第２図参照）として出力す
る。

72は１画素の画像信号周期の１／４ずつシフトさせた駆
動クロックφ₁〜φ₄を発生せしめるクロック発生器で、
その駆動クロックφ₁〜φ₄によってＣＣＤセンサ56〜59
が駆動せしめられる。

73はクロック発生器72の駆動周期と同期し、１画素の画
像信号周期の１／４以下のパルス幅を有するサンプリン
グパルス（サンプルクロックφ₅〜φ₈）を発生せしめる
サンプリングパルス発生回路である。

第２図は第１図における要部信号波形の一例を示すもの
で、同図中、Ｓ１はサンプルクロックφ₅の波形、Ｓ２
はサンプルクロックφ₆の、Ｓ３はサンプルクロックφ₇
の、Ｓ４はサンプルクロックφ₈のそれぞれの波形であ
り、またＣＣＤ５は増幅器60出力の画像信号波形、ＣＣ
Ｄ６は増幅器61出力の、ＣＣＤ７は増幅器62出力の、Ｃ
ＣＤ８は増幅器63出力のそれぞれの画像信号波形であ
り、ここでは１／４ずつシフトして出力されている。ま
た、ＰＩ×２はアナログスイッチ６４〜６７により増幅
器６０〜６３出力の画像信号（ＣＣＤ５〜ＣＣＤ８参
照）を画素順（１−１，２−１，３−１，４−１，１−
２，２−２，・・・）に選択合成した画像データの列
（合成波形）であり、増幅器６０〜６３出力のそれぞれ
の画像信号については１画素の画像信号周期中の同一サ
ンプリングポイントにおいてサンプリングされている。
また、ＰＩ×３はラインメモリ回路71によって並べ替え
られた１ライン分の画像データである。

次に、上述の構成から成る装置での並列読取方法につい
て、以下、その動作を説明する。

先ず、原稿51からの反射光をレンズ52〜55で結像し、こ
れを、駆動クロックφ₁〜φ₄により駆動せしめられるＣ
ＣＤセンサ56〜59で光電変換し、これを原稿画像信号と
して増幅器60〜63へ出力する。増幅器60〜63はその原稿
画像信号を増幅し、これをアナログスイッチ64〜67へ出
力する。

このときの４組のＣＣＤセンサ56〜59から出力される４
組の原稿画像信号は、第２図のＣＣＤ５〜ＣＣＤ８に示
すように、ＣＣＤセンサ56〜59の駆動タイミングがＣＣ
Ｄセンサ56を基準にして１画素の画像信号周期をＣＣＤ
センサ56〜59の数で割った長さ、つまり、この実施例で
は１／４画素ずつシフトしたものとなっており、アナロ
グスイッチ64〜67へのサンプルクロックφ₅〜φ₈も、第
２図のＳ１〜Ｓ４に示すように、それぞれ１／４画素ず
つシフトしたものとなっている。

次に、アナログスイッチ64〜67に入力された前記４組の
原稿画像信号は、サンプルクロックφ₅〜φ₈によって選
択合成され一つの画像データＰＩ×２となる。

このときの画像データＰＩ×２の列は、第２図のＰＩ×
２に示すように、各ＣＣＤセンサ56〜59の同一番目（例
えば第２図の例では１−１，２−１，３−１，４−１）
の画素を、ＣＣＤセンサ56〜59の主走査の方向順に合成
したものから成っている。

この画像データＰＩ×２は、次に、Ａ／Ｄ変換器69でＡ
／Ｄ変換され、その画像信号レベル（ピークレベル）Ｖ
_Dば比較器70において、そこで設定した基準レベルＶ_Rと
比較される。

このとき、Ｖ_D＞Ｖ_Rならば比較器70から出力されるゲイ
ン制御信号をアクティブ状態にし、Ｖ_D≦Ｖ_Rならばゲイ
ン制御信号をアクティブ状態ではない状態にする。比較
器70はそのゲイン制御回路68へ入力する。

ゲイン制御回路68では、入力されたゲイン制御信号がア
クティブ状態ならば画像信号ＰＩ×２のゲインを変換率
τ₁で下げ、アクティブ状態ではない状態ならばそのゲ
インを変換率τ₂で上げる。

このとき、τ₁＜＜τ₂で、かつτ₂を１ラインの読取時
間と同程度にすることにより、前記画像信号のピークレ
ベルＶ_Dが基準レベルＶ_Rに保たれる。

また、Ａ／Ｄ変換された画像データＰＩ×２は、ライン
メモリ回路71に記憶される。

ラインメモリ回路71は、２重構造になっていて、一方の
ラインメモリ回路に画像データＰＩ×２が入力されると
同時に、他方のラインメモリ回路に記憶されている１ラ
イン前の画像データＰＩ×２を、第２図のＰＩ×３に示
す如く、画素順に並んだ同一のＣＣＤセンサの画像デー
タがＣＣＤセンサ56〜59順に並ぶように並べ替えて（第
２の例では、１−１，１−２，…１−1216、２−１，２
−２，…２−1216、……）、これを１ラインの画像デー
タとして出力する。

これにより１ライン分の画像データＰＩ×３が得られ
る。

発明の効果 以上の説明から明らかなように、本発明は、Ｎ個のライ
ンセンサの駆動タイミングを１画素の画像信号周期の１
／Ｎシフトし、それにより駆動せしめられる前記ライン
センサ出力のＮ組の画像信号を、ラインセンサの駆動周
期と同期し、１画素の画像信号周期の１／Ｎ以下のパル
ス幅を有するＮ個のサンプリングパルスによって選択合
成し、その合成画像データを１個のゲイン制御回路に入
力し、その結果得られるゲイン制御信号でゲイン制御を
行うようにしたものであるから、互いに隣り合うライン
センサの各継ぎ目部分で発生していた従来の画像データ
のレベル差を無くすることができるという効果を奏する
ものである。また、画像信号を１／Ｎずつシフトさせる
ことにより、Ｎ組の画像信号のそれぞれのサンプリング
を１画素の画像信号周期中の同一サンプリングポイント
において行うことができるので、サンプリングを理想的
に行うことができる。したがって、処理の高速化が可能
となるという効果も有する。

【図面の簡単な説明】

第１図は本発明に係る並列読取方法を実施するに好適な
装置の一例を示す概略構成ブロック図、第２図は第１図
に示す装置の要部信号波形図、第３図は従来法の実施に
適用される装置の一例を示す概略構成ブロック図、第４
図は第３図に示す装置の要部信号波形図、第５図(a)は
第３図におけるゲイン制御前の画像信号波形図、第５
(b)は同じくゲイン制御後の画像信号波形図である。 51……原稿、52〜55……レンズ、56〜59……ラインセン
サ（ＣＣＤセンサ）、60〜63……増幅器、64〜67……ア
ナログスイッチ、68……ゲイン制御回路、69……Ａ／Ｄ
変換器、70……比較器、71……ラインメモリ回路、72…
…クロック発生器、73……サンプリングパルス発生器。

Claims (1)

【特許請求の範囲】
1. 【請求項１】原稿１ライン分の画像信号をＮ個に分割し
   各々１／Ｎ画素ずつシフトさせながら並列に出力するＮ
   個の読取手段と、この各読取手段の出力をサンプリング
   して同一番目の画素を主走査の方向順に選択合成する選
   択合成手段と、前記選択合成された１ライン分の画像信
   号を所定の基準電圧に利得調整する利得制御手段とを具
   備し、前記選択合成手段は１／Ｎ画素ずつタイミングシ
   フトしてサンプリングすることを特徴とする並列読取装
   置。