JPH0614681B2 - 画信号処理方式 - Google Patents
画信号処理方式Info
- Publication number
- JPH0614681B2 JPH0614681B2 JP59088698A JP8869884A JPH0614681B2 JP H0614681 B2 JPH0614681 B2 JP H0614681B2 JP 59088698 A JP59088698 A JP 59088698A JP 8869884 A JP8869884 A JP 8869884A JP H0614681 B2 JPH0614681 B2 JP H0614681B2
- Authority
- JP
- Japan
- Prior art keywords
- image signal
- binary image
- condition
- pixel
- pixels
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Facsimile Image Signal Circuits (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は画信号の処理方式に関し、特に中間調画像を白
黒２値で表現するための画信号処理方式に関する。
黒２値で表現するための画信号処理方式に関する。
ファクシミリ等において、中間調画像を白黒２値で表現
する場合、一般にディザ法により画信号の２値化を行っ
ている。しかし、そのような従来の処理方式において
は、中間調画像に含まれる文字部で欠けや潰れ等による
画質劣化が生じるという問題があった。
する場合、一般にディザ法により画信号の２値化を行っ
ている。しかし、そのような従来の処理方式において
は、中間調画像に含まれる文字部で欠けや潰れ等による
画質劣化が生じるという問題があった。
本発明の目的は、中間調画像のディザ法に伴う上述した
ような文字部の画質劣化を防止した画信号処理方式を提
供することにある。
ような文字部の画質劣化を防止した画信号処理方式を提
供することにある。
第１図は本発明の一実施例を示すブロック図である。同
図において、１０は原稿を読み取るＣＣＤイメージセン
サであり、主走査はこのＣＣＤイメージセンサ１０によ
って行われ、副走査は原稿の送りによって行われる。１
２はＣＣＤイメージセンサ１０を駆動するイメージセン
サドライバであり、これにはライン同期信号ＬＳとクロ
ックＭＣが入力される。
図において、１０は原稿を読み取るＣＣＤイメージセン
サであり、主走査はこのＣＣＤイメージセンサ１０によ
って行われ、副走査は原稿の送りによって行われる。１
２はＣＣＤイメージセンサ１０を駆動するイメージセン
サドライバであり、これにはライン同期信号ＬＳとクロ
ックＭＣが入力される。
ＣＣＤイメージセンサ１０から出力されるアナログの画
信号ＶＤ１は、コンパレータ１４の一方の入力に印加さ
れる。このコンパレータ１４の他方の入力には、１２ボ
ルトをポテンショメータ１６で分圧して得た固定スライ
スレベルが印加され、この固定スライスレベルによって
画信号ＶＤ１を２値化した２値画信号ＶＤ５がコンパレ
ータ１４より出力される。
信号ＶＤ１は、コンパレータ１４の一方の入力に印加さ
れる。このコンパレータ１４の他方の入力には、１２ボ
ルトをポテンショメータ１６で分圧して得た固定スライ
スレベルが印加され、この固定スライスレベルによって
画信号ＶＤ１を２値化した２値画信号ＶＤ５がコンパレ
ータ１４より出力される。
１８は画信号ＶＤ１をディザ法により２値化するための
回路であり、ライン同期信号ＬＳをカウントするカウン
タ２０、クロックＭＣをカウントするカウンタ２２、デ
ィザマトリックスを格納したＲＯＭ２４、デジタル／ア
ナログ変換器２６、およびコンパレータ２８から構成さ
れている。ＲＯＭ２４からは、カウンタ２０，２２の出
力によって指定されるアドレスの記憶データ、つまり変
動スライスレベルが読み出され、これはデジタル／アナ
ログ変換器２６によってアナログ信号に変換され、コン
パレータ２８の一方の入力に印加される。このコンパレ
ータ２８の他方の入力には画信号ＶＤ１が印加され、変
動スライスレベルで画信号ＶＤ１を２値化した２値画信
号ＶＤ２がコンパレータ２８から出力される。
回路であり、ライン同期信号ＬＳをカウントするカウン
タ２０、クロックＭＣをカウントするカウンタ２２、デ
ィザマトリックスを格納したＲＯＭ２４、デジタル／ア
ナログ変換器２６、およびコンパレータ２８から構成さ
れている。ＲＯＭ２４からは、カウンタ２０，２２の出
力によって指定されるアドレスの記憶データ、つまり変
動スライスレベルが読み出され、これはデジタル／アナ
ログ変換器２６によってアナログ信号に変換され、コン
パレータ２８の一方の入力に印加される。このコンパレ
ータ２８の他方の入力には画信号ＶＤ１が印加され、変
動スライスレベルで画信号ＶＤ１を２値化した２値画信
号ＶＤ２がコンパレータ２８から出力される。
３０，３２はそれぞれ１ライン分の２値画信号を記憶す
るためのＲＡＭであり、３４はＲＡＭ３０，３２のアド
レスを発生するアドレスカウンタ、３６はＲＡＭ３０，
３２の読み出し／書き込みをコントロールするリード／
ライトコントローラである。アドレスカウンタ３４とリ
ード／ライトコントローラ３６には、ライン同期信号Ｌ
ＳとクロックＭＣがそれぞれ入力される。
るためのＲＡＭであり、３４はＲＡＭ３０，３２のアド
レスを発生するアドレスカウンタ、３６はＲＡＭ３０，
３２の読み出し／書き込みをコントロールするリード／
ライトコントローラである。アドレスカウンタ３４とリ
ード／ライトコントローラ３６には、ライン同期信号Ｌ
ＳとクロックＭＣがそれぞれ入力される。
コンパレータ２８から出力された２値画信号ＶＤ２は、
３ビットのシフトレジスタ３８に直接入力されるととも
に、ＲＡＭ３０に入力される。このＲＡＭ３０からは、
現在走査中のラインの２値画信号ＶＤ２と同期して１本
前のラインの２値画信号ＶＤ３が出力され、これは３ビ
ットのシフトレジスタ４０に入力されるとともに、ＲＡ
Ｍ３２に入力される。ＲＡＭ３２からは、現在走査中の
ラインの２本前のラインの２値画信号ＶＤ４が、画信号
ＶＤ２と同期して出力され、これは３ビットのシフトレ
ジスタ４２に入力される。なお、シフトレジスタ３８，
４０，４２のシフトクロックは、アドレスカウンタ３４
から供給される。
３ビットのシフトレジスタ３８に直接入力されるととも
に、ＲＡＭ３０に入力される。このＲＡＭ３０からは、
現在走査中のラインの２値画信号ＶＤ２と同期して１本
前のラインの２値画信号ＶＤ３が出力され、これは３ビ
ットのシフトレジスタ４０に入力されるとともに、ＲＡ
Ｍ３２に入力される。ＲＡＭ３２からは、現在走査中の
ラインの２本前のラインの２値画信号ＶＤ４が、画信号
ＶＤ２と同期して出力され、これは３ビットのシフトレ
ジスタ４２に入力される。なお、シフトレジスタ３８，
４０，４２のシフトクロックは、アドレスカウンタ３４
から供給される。
かくして、第２図に示す３×３画素領域中の画素Ａ〜Ｉ
に対するディザ法による２値画信号がシフトレジスタ３
８〜４２に抽出される。画素Ａ〜Ｉは、それぞれシフト
レジスタ３８〜４２の出力Ａ〜Ｉと対応している。ここ
で、中央画素Ｅは処理すべき注目画素である。
に対するディザ法による２値画信号がシフトレジスタ３
８〜４２に抽出される。画素Ａ〜Ｉは、それぞれシフト
レジスタ３８〜４２の出力Ａ〜Ｉと対応している。ここ
で、中央画素Ｅは処理すべき注目画素である。
シフトレジスタ３８〜４２の各出力はＲＯＭ４４のアド
レス入力に並列に印加される。また、固定スライスレベ
ルによる２値画信号ＶＤ５は、２ビットのシフトレジス
タ４６によって１画素分遅延され、ＲＯＭ４４の１つの
アドレス入力に印加される。このシフトレジスタ４６を
設けたのは、２値画信号ＶＤ５を２値画信号ＶＤ２，Ｖ
Ｄ３，ＶＤ４のタイミングと合せるためである。
レス入力に並列に印加される。また、固定スライスレベ
ルによる２値画信号ＶＤ５は、２ビットのシフトレジス
タ４６によって１画素分遅延され、ＲＯＭ４４の１つの
アドレス入力に印加される。このシフトレジスタ４６を
設けたのは、２値画信号ＶＤ５を２値画信号ＶＤ２，Ｖ
Ｄ３，ＶＤ４のタイミングと合せるためである。
ＲＯＭ４４には、画像の文字部の凹凸を除去するため
に、以下に述べる規制に従った論理テーブルが格納され
ている。
に、以下に述べる規制に従った論理テーブルが格納され
ている。
シフトレジスタ３８〜４２に抽出された３×３画素の
ディザ法による２値画信号のパターンが第３図の(a)〜
(d)の何れかであって、注目画素に対する固定スライス
レベルによる２値画信号が白の場合、白の画信号ＶＤ６
を出力する。
ディザ法による２値画信号のパターンが第３図の(a)〜
(d)の何れかであって、注目画素に対する固定スライス
レベルによる２値画信号が白の場合、白の画信号ＶＤ６
を出力する。
３×３画素のディザ法による２値画信号のパターン
が、第３図の(e)〜(h)の何れかであり、注目画素に対す
る固定スライスレベルによる２値画信号が黒の場合、黒
の２値画信号ＶＤ６を出力する。
が、第３図の(e)〜(h)の何れかであり、注目画素に対す
る固定スライスレベルによる２値画信号が黒の場合、黒
の２値画信号ＶＤ６を出力する。
上記条件の何れも満たさない場合は、シフトレジスタ
４０の出力Ｅをそのまま２値画信号ＶＤ６として出力す
る。
４０の出力Ｅをそのまま２値画信号ＶＤ６として出力す
る。
このような処理により、ディザ法による２値化で生じた
文字部の凹凸は補正される。
文字部の凹凸は補正される。
たとえば、ディザ法による２値画信号ＶＤ２をそのまま
再現した場合に、第４図に示すように凹凸（矢印部分）
が生じる画像の場合、ＲＯＭ４４を通して出力する２値
画信号ＶＤ６の再現パターンは第５図に示すようにな
り、処理前の凹凸が除去される。一般に文字部と絵の部
分の画信号をディザ処理すると、絵の部分では黒画素は
分散して配置されることが多く（中間調が多いため）、
第３図に示したパターンのように黒画素が集中配置され
る確率は小さい。一方、文字部においては、第３図に示
すような黒画素の集中する確率が高い。従って上記の凹
凸除去は文字部に対してのみ行われ、絵の部分の画質劣
化を伴うことはない。かくして、絵の部分の画質を劣化
させることなく、文字部の画質を改善できる。
再現した場合に、第４図に示すように凹凸（矢印部分）
が生じる画像の場合、ＲＯＭ４４を通して出力する２値
画信号ＶＤ６の再現パターンは第５図に示すようにな
り、処理前の凹凸が除去される。一般に文字部と絵の部
分の画信号をディザ処理すると、絵の部分では黒画素は
分散して配置されることが多く（中間調が多いため）、
第３図に示したパターンのように黒画素が集中配置され
る確率は小さい。一方、文字部においては、第３図に示
すような黒画素の集中する確率が高い。従って上記の凹
凸除去は文字部に対してのみ行われ、絵の部分の画質劣
化を伴うことはない。かくして、絵の部分の画質を劣化
させることなく、文字部の画質を改善できる。
第６図は第１図の各信号のタイミングチャートである。
以上の説明から明らかなように、本発明によれば、ディ
ザ法により２値化された２値画信号が、所定の条件のも
とに、固定スライスレベルで２値化された２値画信号で
補正されるため、絵の部分の画質を劣化させることな
く、文字部の画質を改善することができる。
ザ法により２値化された２値画信号が、所定の条件のも
とに、固定スライスレベルで２値化された２値画信号で
補正されるため、絵の部分の画質を劣化させることな
く、文字部の画質を改善することができる。
第１図は本発明の一実施例を示すブロック図、第２図は
注目画素を中心した３×３画素の画素配列を示す概念
図、第３図は文字部の凹凸除去の規則を説明するための
概念図、第４図は凹凸除去処理を行う前のパターンの一
例を示す概念図、第５図は第４図のパターン凹凸除去処
理を施した後のパターンを示す概念図、第６図は第１図
の各信号のタイミングチャートである。 １０……ＣＣＤイメージセンサ、１２……イメージセン
サドライバ、１４，２８……コンパレータ、２０，２２
……カウンタ、２４……ＲＯＭ、 ２６……デジタル／アナログ変換器、 ３０，３２……ＲＡＭ、３４……アドレスカウンタ、３
６……リード／ライトコントローラ、 ３８，４０，４２……３ビットのシフトレジスタ、 ４４……ＲＯＭ、４６……２ビットのシフトレジスタ。
注目画素を中心した３×３画素の画素配列を示す概念
図、第３図は文字部の凹凸除去の規則を説明するための
概念図、第４図は凹凸除去処理を行う前のパターンの一
例を示す概念図、第５図は第４図のパターン凹凸除去処
理を施した後のパターンを示す概念図、第６図は第１図
の各信号のタイミングチャートである。 １０……ＣＣＤイメージセンサ、１２……イメージセン
サドライバ、１４，２８……コンパレータ、２０，２２
……カウンタ、２４……ＲＯＭ、 ２６……デジタル／アナログ変換器、 ３０，３２……ＲＡＭ、３４……アドレスカウンタ、３
６……リード／ライトコントローラ、 ３８，４０，４２……３ビットのシフトレジスタ、 ４４……ＲＯＭ、４６……２ビットのシフトレジスタ。
Claims (1)
- 【請求項１】画信号を固定スライスレベルで第１の２値
画信号に２値化する手段と、 画信号をディザ法により第２の２値画信号に２値化する
手段と、 前記第２の２値画信号について、注目画素を中心とする
ｎ×ｍ画素の２値画信号を抽出する手段と、 前記抽出された注目画素を中心とするｎ×ｍ画素の第２
の２値画信号と前記注目画素に対応する第１の２値画信
号を入力し、前記ｎ×ｍ画素の第２の２値画信号におけ
る注目画素が黒で、その周囲画素の半数以上が連続して
白であり、且つ、前記注目画素に対応する第１の２値画
信号が白である場合を第１条件、前記ｎ×ｍ画素の第２
の２値画信号における注目画素が白でその周囲画素の半
数以上が連続して黒であり、且つ、前記注目画素に対応
する第１の２値画信号が黒である場合を第２条件、前記
第１条件および前記第２条件以外の場合を第３条件とし
て、前記第１条件および第２条件の場合は前記注目画素
に対応する第１の２値画信号を出力し、前記第３条件の
場合は前記ｎ×ｍ画素の第２の２値画信号における注目
画素の２値画信号を出力する手段と、を具備する画信号
処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59088698A JPH0614681B2 (ja) | 1984-05-02 | 1984-05-02 | 画信号処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59088698A JPH0614681B2 (ja) | 1984-05-02 | 1984-05-02 | 画信号処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60232778A JPS60232778A (ja) | 1985-11-19 |
| JPH0614681B2 true JPH0614681B2 (ja) | 1994-02-23 |
Family
ID=13950078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59088698A Expired - Lifetime JPH0614681B2 (ja) | 1984-05-02 | 1984-05-02 | 画信号処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0614681B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62242473A (ja) * | 1986-04-15 | 1987-10-23 | Nec Corp | 疑似中間調画像処理装置 |
| JPS6320967A (ja) * | 1986-07-15 | 1988-01-28 | Nec Corp | 画信号処理装置 |
| JPH0557964U (ja) * | 1991-12-27 | 1993-07-30 | 村田機械株式会社 | ファクシミリ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58150373A (ja) * | 1982-03-02 | 1983-09-07 | Nec Corp | 多値画像信号平滑化装置 |
-
1984
- 1984-05-02 JP JP59088698A patent/JPH0614681B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60232778A (ja) | 1985-11-19 |
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