JPH06149662A - Ｒｏｍバースト転送の連続読みだし拡大方式およびその方式を用いたｒｏｍ内蔵型マイクロコンピュータシステム - Google Patents
Ｒｏｍバースト転送の連続読みだし拡大方式およびその方式を用いたｒｏｍ内蔵型マイクロコンピュータシステムInfo
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- JPH06149662A JPH06149662A JP29415492A JP29415492A JPH06149662A JP H06149662 A JPH06149662 A JP H06149662A JP 29415492 A JP29415492 A JP 29415492A JP 29415492 A JP29415492 A JP 29415492A JP H06149662 A JPH06149662 A JP H06149662A
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Abstract
(57)【要約】 （修正有）
【目的】 バースト転送方式のマイクロコンピュータに
おいて、連続して供給されるアドレスの値が連続してい
る場合、メモリのブロック数に関係なく連続してバース
ト転送を実行できるマイクロコンピュータを提供するこ
とにある。 【構成】 複数のブロックに分割され、プログラムを内
蔵したメモリと、メモリにアドレスを供給するＣＰＵ
と、入力されたアドレスに＋１のアドレスを加算し、そ
の加算結果である加算アドレスを出力する加算器と、ア
ドレスと加算アドレスとを比較し比較結果を出力するコ
ンパレータと、比較結果に基づいてＣＰＵへバースト転
送の可否を指示する制御信号を供給するコントロール回
路と、メモリ内の各ブロックから出力されたデータを選
択出力するセレクタとから構成されたバースト転送方式
のＲＯＭ内蔵型マイクロコンピュータシステム。
おいて、連続して供給されるアドレスの値が連続してい
る場合、メモリのブロック数に関係なく連続してバース
ト転送を実行できるマイクロコンピュータを提供するこ
とにある。 【構成】 複数のブロックに分割され、プログラムを内
蔵したメモリと、メモリにアドレスを供給するＣＰＵ
と、入力されたアドレスに＋１のアドレスを加算し、そ
の加算結果である加算アドレスを出力する加算器と、ア
ドレスと加算アドレスとを比較し比較結果を出力するコ
ンパレータと、比較結果に基づいてＣＰＵへバースト転
送の可否を指示する制御信号を供給するコントロール回
路と、メモリ内の各ブロックから出力されたデータを選
択出力するセレクタとから構成されたバースト転送方式
のＲＯＭ内蔵型マイクロコンピュータシステム。
Description
【０００１】
【産業上の利用分野】本発明は、プログラム内蔵型マイ
クロコンピュータおよびデータの読みだし方式（メモリ
アクセス方法）に関するものであり、特に詳細にはマイ
クロコンピュータ内に備えられたプログラム内蔵ＲＯＭ
内のデータの連続読みだし数を拡大し、かつその読みだ
し時間（アクセスタイム）を高速にするための手段を具
備するプログラム内蔵型マイクロコンピュータおよびそ
の読みだし方式に関する。
クロコンピュータおよびデータの読みだし方式（メモリ
アクセス方法）に関するものであり、特に詳細にはマイ
クロコンピュータ内に備えられたプログラム内蔵ＲＯＭ
内のデータの連続読みだし数を拡大し、かつその読みだ
し時間（アクセスタイム）を高速にするための手段を具
備するプログラム内蔵型マイクロコンピュータおよびそ
の読みだし方式に関する。
【０００２】
【従来の技術】プログラム内蔵型のマイクロコンピュー
タで使用されるマスクＲＯＭは、高集積化という観点か
ら一般にＮＡＮＤ構造で形成されている。しかし、ＮＡ
ＮＤ構造型ＲＯＭは、ビット線と接地電位との間に通常
４個から１０個のＮＭＯＳＦＥＴが直列に接続されてい
る。このため、ビット線の成立時間（Discharge Time）
が増大し、その結果アクセスタイムが増大するという問
題があった。つまり、マイクロコンピュータの高集積化
が進めば進むほど読みだしに必要な時間が増大してい
た。言い換えれば、所定数のクロック時間以内での読み
だし動作マージンが減少するという問題があった。従来
ではこの問題を解決するため様々な施策が行なわれてい
る。
タで使用されるマスクＲＯＭは、高集積化という観点か
ら一般にＮＡＮＤ構造で形成されている。しかし、ＮＡ
ＮＤ構造型ＲＯＭは、ビット線と接地電位との間に通常
４個から１０個のＮＭＯＳＦＥＴが直列に接続されてい
る。このため、ビット線の成立時間（Discharge Time）
が増大し、その結果アクセスタイムが増大するという問
題があった。つまり、マイクロコンピュータの高集積化
が進めば進むほど読みだしに必要な時間が増大してい
た。言い換えれば、所定数のクロック時間以内での読み
だし動作マージンが減少するという問題があった。従来
ではこの問題を解決するため様々な施策が行なわれてい
る。
【０００３】バースト転送もその施策のうちの１つであ
る。このバースト転送は、例えば、図２に示すように、
システムクロック１と２とからなる１クロックサイクル
時間内（合計２システムクロック）で設定される先頭ア
ドレス４Ｎに続く２i サイクル（図２の場合ｉ＝２；そ
して一般にｉ＝１，２，．．．）の連続したアドレス信
号をフェッチしてシステムクロックφに同期したリード
信号ＲＯＭＲＤが出ている間、ＢＵＳ＜＞上に該アドレ
ス信号に対応したＲＯＭ内のデータを出力する転送方式
である。
る。このバースト転送は、例えば、図２に示すように、
システムクロック１と２とからなる１クロックサイクル
時間内（合計２システムクロック）で設定される先頭ア
ドレス４Ｎに続く２i サイクル（図２の場合ｉ＝２；そ
して一般にｉ＝１，２，．．．）の連続したアドレス信
号をフェッチしてシステムクロックφに同期したリード
信号ＲＯＭＲＤが出ている間、ＢＵＳ＜＞上に該アドレ
ス信号に対応したＲＯＭ内のデータを出力する転送方式
である。
【０００４】図３は、図２に示したバースト転送のタイ
ミング図に示されるメモリアクセス方法を実現するため
のＲＯＭを中心としたハードウエアの概略構成図であ
る。ここでは、ＲＯＭは４ブロックに分割されている。
即ち、図３の例では、ｉ＝２の場合を示している（ｉ＝
２；２i ＝２2 ＝４；バンク０，１，２，３）。そして
各ブロック内の各メモリセルは、セレクタ回路３内に示
したようにアドレスデータの下位ｉ＝２ビットを除く上
位ビットＡ＜１２，３＞により選択される。各ブロック
即ち各バンクの選択の選択は、アドレスデータの下位ｉ
＝２ビットＡ＜２，１＞により行なわれる。従って、メ
モリアクセスの場合、このアドレスデータＡ＜１２，３
＞およびアドレスデータＡ＜２，１＞値の組み合わせに
従ってバンク０から３の順にメモリセル内のデータを読
みだしアドレスバスＢＵＳ＜＞上に出力する。
ミング図に示されるメモリアクセス方法を実現するため
のＲＯＭを中心としたハードウエアの概略構成図であ
る。ここでは、ＲＯＭは４ブロックに分割されている。
即ち、図３の例では、ｉ＝２の場合を示している（ｉ＝
２；２i ＝２2 ＝４；バンク０，１，２，３）。そして
各ブロック内の各メモリセルは、セレクタ回路３内に示
したようにアドレスデータの下位ｉ＝２ビットを除く上
位ビットＡ＜１２，３＞により選択される。各ブロック
即ち各バンクの選択の選択は、アドレスデータの下位ｉ
＝２ビットＡ＜２，１＞により行なわれる。従って、メ
モリアクセスの場合、このアドレスデータＡ＜１２，３
＞およびアドレスデータＡ＜２，１＞値の組み合わせに
従ってバンク０から３の順にメモリセル内のデータを読
みだしアドレスバスＢＵＳ＜＞上に出力する。
【０００５】このバースト転送期間中は、２i 個、即ち
４個のメモリセル内のデータを１クロックサイクル（４
システムクロック分）で読みだすことができる。例え
ば、上記で示したように、４個の連続したアドレス（４
Ｎ，４Ｎ＋１，４Ｎ＋２，４Ｎ＋３）がＲＯＭ内に入力
された場合、バースト転送を用いない通常のメモリアク
セス（フェッチ動作）では最低７クロックから９クロッ
クの読みだし時間を要していたのに対し、バースト転送
を用いたメモリアクセス（バーストフェッチアクセス）
では、高々５クロックでその読みだし動作が完了するの
で、高速に読みだし動作を実行することができる。
４個のメモリセル内のデータを１クロックサイクル（４
システムクロック分）で読みだすことができる。例え
ば、上記で示したように、４個の連続したアドレス（４
Ｎ，４Ｎ＋１，４Ｎ＋２，４Ｎ＋３）がＲＯＭ内に入力
された場合、バースト転送を用いない通常のメモリアク
セス（フェッチ動作）では最低７クロックから９クロッ
クの読みだし時間を要していたのに対し、バースト転送
を用いたメモリアクセス（バーストフェッチアクセス）
では、高々５クロックでその読みだし動作が完了するの
で、高速に読みだし動作を実行することができる。
【０００６】
【発明が解決しようとする課題】上記説明したように、
従来のプログラム内蔵型のマイクロコンピュータでは、
バースト転送方式を採用することにより、通常のメモリ
アクセスと比較して最大２i 個のメモリセル内データの
連続高速読みだし動作を実行することができる。しか
し、例えば、連続したアドレスが２i 個以上指定された
場合でも、連続高速読みだし動作の対象となるメモリセ
ルの個数は最大２i 個までである。この制限は連続高速
読み出し動作の観点から見て問題となっていた。換言す
ると、アドレスデータの下位ｉビット全体が０．．．０
Ｈの場合は、その読みだし動作に２システムクロック必
要としていたが、もし、アドレスデータの下位ｉビット
全体が０．．．０Ｈの場合でも１クロックで読みだし動
作が完了できるならば、ブロック数に関係なく、即ち与
えられた連続するアドレスデータ数だけ連続してバース
ト転送読みだし動作を実行することができる。
従来のプログラム内蔵型のマイクロコンピュータでは、
バースト転送方式を採用することにより、通常のメモリ
アクセスと比較して最大２i 個のメモリセル内データの
連続高速読みだし動作を実行することができる。しか
し、例えば、連続したアドレスが２i 個以上指定された
場合でも、連続高速読みだし動作の対象となるメモリセ
ルの個数は最大２i 個までである。この制限は連続高速
読み出し動作の観点から見て問題となっていた。換言す
ると、アドレスデータの下位ｉビット全体が０．．．０
Ｈの場合は、その読みだし動作に２システムクロック必
要としていたが、もし、アドレスデータの下位ｉビット
全体が０．．．０Ｈの場合でも１クロックで読みだし動
作が完了できるならば、ブロック数に関係なく、即ち与
えられた連続するアドレスデータ数だけ連続してバース
ト転送読みだし動作を実行することができる。
【０００７】そこで、本発明は上記従来の問題点を解決
するためになされたものであり、その目的とするところ
は、バンク数（２i ）に関係なく、連続したメモリアク
セスが出来るＲＯＭバースト転送の連続読みだし拡大方
式およびその方式を用いたマイクロコンピュータを提供
することにある。
するためになされたものであり、その目的とするところ
は、バンク数（２i ）に関係なく、連続したメモリアク
セスが出来るＲＯＭバースト転送の連続読みだし拡大方
式およびその方式を用いたマイクロコンピュータを提供
することにある。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、本発明の特許請求の範囲の請求項１に記載の記憶装
置は、アドレスを供給されることによりデータの読みだ
し動作を行なう複数のブロックからなる記憶手段と、前
記アドレスに所定値のアドレスを加算し、加算アドレス
を出力する加算器とから構成される記憶装置において、
前記各ブロックは、さらに前記アドレスと前記加算アド
レスとを入力しその何れかを選択する選択手段を含み、
前記アドレスは該アドレスと前記加算アドレスとの何れ
かを選択する選択情報を含んでおり、前記記憶装置は、
該アドレス内の選択情報に従って、該アドレスか該加算
アドレスかの何れかに対応したデータを出力すること、
を特長としている。
に、本発明の特許請求の範囲の請求項１に記載の記憶装
置は、アドレスを供給されることによりデータの読みだ
し動作を行なう複数のブロックからなる記憶手段と、前
記アドレスに所定値のアドレスを加算し、加算アドレス
を出力する加算器とから構成される記憶装置において、
前記各ブロックは、さらに前記アドレスと前記加算アド
レスとを入力しその何れかを選択する選択手段を含み、
前記アドレスは該アドレスと前記加算アドレスとの何れ
かを選択する選択情報を含んでおり、前記記憶装置は、
該アドレス内の選択情報に従って、該アドレスか該加算
アドレスかの何れかに対応したデータを出力すること、
を特長としている。
【０００９】また、請求項２に記載のバースト転送方式
のＲＯＭ内蔵型マイクロコンピュータシステムは、アド
レスを供給されることによりデータの読みだし動作を行
なう複数のブロックに分割された記憶手段と、該記憶手
段に該アドレスを供給する第一の制御手段と、前記アド
レスに所定値のアドレスを加算し、その加算結果である
加算アドレスを出力する加算手段と、前記アドレスの次
に供給されるアドレスと前記加算アドレスとを比較し比
較結果を出力する比較手段と、前記比較手段から出力さ
れる比較結果に基づいて前記第一の制御手段へバースト
転送の可否を指示する制御信号を供給する第二の制御手
段と、前記各ブロックから出力されたデータを選択出力
し、前記記憶手段の出力とする選択手段と、から構成さ
れ、前記アドレスは前記各ブロックの何れかを選択する
選択情報を含んでおり、前記各ブロックは、前記アドレ
スと前記加算アドレスとを入力し、該アドレス内の選択
情報に従って、該アドレスか該加算アドレスかの何れか
に対応したデータを出力し、前記選択手段は前記アドレ
ス内の選択情報に従って前記各ブロックからの出力を選
択して出力し、前記第一の制御手段は、前記第二の制御
手段から供給された制御信号に基づいて前記アドレスの
供給タイミングを前記記憶手段の読みだしタイミングと
同期をとるように制御すること、を特徴としている。
のＲＯＭ内蔵型マイクロコンピュータシステムは、アド
レスを供給されることによりデータの読みだし動作を行
なう複数のブロックに分割された記憶手段と、該記憶手
段に該アドレスを供給する第一の制御手段と、前記アド
レスに所定値のアドレスを加算し、その加算結果である
加算アドレスを出力する加算手段と、前記アドレスの次
に供給されるアドレスと前記加算アドレスとを比較し比
較結果を出力する比較手段と、前記比較手段から出力さ
れる比較結果に基づいて前記第一の制御手段へバースト
転送の可否を指示する制御信号を供給する第二の制御手
段と、前記各ブロックから出力されたデータを選択出力
し、前記記憶手段の出力とする選択手段と、から構成さ
れ、前記アドレスは前記各ブロックの何れかを選択する
選択情報を含んでおり、前記各ブロックは、前記アドレ
スと前記加算アドレスとを入力し、該アドレス内の選択
情報に従って、該アドレスか該加算アドレスかの何れか
に対応したデータを出力し、前記選択手段は前記アドレ
ス内の選択情報に従って前記各ブロックからの出力を選
択して出力し、前記第一の制御手段は、前記第二の制御
手段から供給された制御信号に基づいて前記アドレスの
供給タイミングを前記記憶手段の読みだしタイミングと
同期をとるように制御すること、を特徴としている。
【００１０】また、請求項４に記載のバースト転送方式
の連続読みだし拡大方式は、複数個のブロックに分割さ
れたＲＯＭに連続したアドレスを供給することによりバ
ースト転送を行なうＲＯＭバースト転送方法において、
選択情報を含んだ前記アドレスに所定値のアドレスを加
算し、その加算結果である加算アドレスを出力するステ
ップと、データの読みだし動作を行なう前記複数のブロ
ックに前記アドレスおよび前記加算アドレスを供給する
ステップと、前記アドレスの次に供給されるアドレスと
前記加算アドレスとを比較し、比較結果を出力するステ
ップと、前記比較結果に基づいて、前記アドレスと前記
加算アドレスとが一致したときバースト転送動作を前記
ＲＯＭに指示し、不一致のときノーマル転送動作を前記
ＲＯＭに指示するステップと、前記各ブロックから出力
されたデータを、前記選択情報に基づいて選択し外部へ
出力するステップと、からなることを特徴としている。
の連続読みだし拡大方式は、複数個のブロックに分割さ
れたＲＯＭに連続したアドレスを供給することによりバ
ースト転送を行なうＲＯＭバースト転送方法において、
選択情報を含んだ前記アドレスに所定値のアドレスを加
算し、その加算結果である加算アドレスを出力するステ
ップと、データの読みだし動作を行なう前記複数のブロ
ックに前記アドレスおよび前記加算アドレスを供給する
ステップと、前記アドレスの次に供給されるアドレスと
前記加算アドレスとを比較し、比較結果を出力するステ
ップと、前記比較結果に基づいて、前記アドレスと前記
加算アドレスとが一致したときバースト転送動作を前記
ＲＯＭに指示し、不一致のときノーマル転送動作を前記
ＲＯＭに指示するステップと、前記各ブロックから出力
されたデータを、前記選択情報に基づいて選択し外部へ
出力するステップと、からなることを特徴としている。
【００１１】
【作用】連続したアドレスデータがＣＰＵからＲＯＭ等
のメモリへ入力される場合に、入力アドレスデータとそ
れを＋１加算する加算器により得られた加算アドレス値
とをＲＯＭ内へ入力する。このＲＯＭは、その本体を２
i （ｉ＝１，２，．．．）のブロックに分解されてお
り、それぞれのブロックには入力アドレス値と＋１イン
クリメントされた加算アドレス値が入力される。また、
各ブロックにはセレクタが設けられており、アドレスデ
ータの一部を用いて供給されたブロック選択データに従
ってセレクタが動作し、各ブロックへのアクセスを選択
制御する。これにより、各ブロックのバースト転送を途
切れることなく実行することが可能である。又、加算ア
ドレス値を長期間保持し入力アドレスデータと比較し、
その結果をＣＰＵへ転送する論理回路を有することによ
り、ＣＰＵのデータ読みだしとＲＯＭのデータ送出のタ
イミングを同期させ高速連続読みだしを実行する。
のメモリへ入力される場合に、入力アドレスデータとそ
れを＋１加算する加算器により得られた加算アドレス値
とをＲＯＭ内へ入力する。このＲＯＭは、その本体を２
i （ｉ＝１，２，．．．）のブロックに分解されてお
り、それぞれのブロックには入力アドレス値と＋１イン
クリメントされた加算アドレス値が入力される。また、
各ブロックにはセレクタが設けられており、アドレスデ
ータの一部を用いて供給されたブロック選択データに従
ってセレクタが動作し、各ブロックへのアクセスを選択
制御する。これにより、各ブロックのバースト転送を途
切れることなく実行することが可能である。又、加算ア
ドレス値を長期間保持し入力アドレスデータと比較し、
その結果をＣＰＵへ転送する論理回路を有することによ
り、ＣＰＵのデータ読みだしとＲＯＭのデータ送出のタ
イミングを同期させ高速連続読みだしを実行する。
【００１２】
【実施例】先ず、本発明のＲＯＭバースト転送の連続読
みだし拡大方式およびその方式を用いたプログラム内蔵
型マイクロコンピュータの基本概念を述べ、次に各実施
例の説明を行なう。
みだし拡大方式およびその方式を用いたプログラム内蔵
型マイクロコンピュータの基本概念を述べ、次に各実施
例の説明を行なう。
【００１３】本発明のプログラム内蔵型マイクロコンピ
ュータは、例えば、連続したアドレスデータがＣＰＵか
らＲＯＭ等のメモリへ入力される場合に、入力アドレス
データとそれを＋１加算する加算器により得られた加算
アドレス値とをＲＯＭ内へ入力する。このＲＯＭは、そ
の本体を２i （ｉ＝１，２，．．．）のブロックに分解
されており、それぞれのブロックには入力アドレス値と
＋１インクリメントされた加算アドレス値が入力され
る。また、各ブロックにはセレクタが設けられており、
アドレスデータの一部を用いて供給されたブロック選択
データに従ってセレクタが動作し、各ブロックへのアク
セスを選択制御する。これにより、各ブロックのバース
ト転送を途切れることなく実行することが可能である。
又、加算アドレス値を長期間保持し入力アドレスデータ
と比較し、その結果をＣＰＵへ転送する論理回路を有す
ることにより、ＣＰＵのデータ読みだしとＲＯＭのデー
タ送出のタイミングを同期させ高速読みだし可能なＲＯ
Ｍを具備したマイクロコンピュータを提供する。
ュータは、例えば、連続したアドレスデータがＣＰＵか
らＲＯＭ等のメモリへ入力される場合に、入力アドレス
データとそれを＋１加算する加算器により得られた加算
アドレス値とをＲＯＭ内へ入力する。このＲＯＭは、そ
の本体を２i （ｉ＝１，２，．．．）のブロックに分解
されており、それぞれのブロックには入力アドレス値と
＋１インクリメントされた加算アドレス値が入力され
る。また、各ブロックにはセレクタが設けられており、
アドレスデータの一部を用いて供給されたブロック選択
データに従ってセレクタが動作し、各ブロックへのアク
セスを選択制御する。これにより、各ブロックのバース
ト転送を途切れることなく実行することが可能である。
又、加算アドレス値を長期間保持し入力アドレスデータ
と比較し、その結果をＣＰＵへ転送する論理回路を有す
ることにより、ＣＰＵのデータ読みだしとＲＯＭのデー
タ送出のタイミングを同期させ高速読みだし可能なＲＯ
Ｍを具備したマイクロコンピュータを提供する。
【００１４】以下、本発明の第一実施例を図１のブロッ
ク図および図２のタイミング図および図６のフローチャ
ート図を用いて説明する。本実施例は、ＲＯＭ本体を２
ブロック（ｉ＝１の場合）に分割し、アドレスデータの
下位１ビットをセレクト信号として用いた場合に関して
説明する。図４に示すタイミング図は、図１に示した本
実施例のプログラム内蔵型マイクロコンピュータにおけ
る通常のアドレスデータ転送時のシステム動作およびバ
ースト転送時のシステム動作を比較したタイミング図、
そして図６は図１に示したマイクロコンピュータの動作
を示すフローチャート図である。
ク図および図２のタイミング図および図６のフローチャ
ート図を用いて説明する。本実施例は、ＲＯＭ本体を２
ブロック（ｉ＝１の場合）に分割し、アドレスデータの
下位１ビットをセレクト信号として用いた場合に関して
説明する。図４に示すタイミング図は、図１に示した本
実施例のプログラム内蔵型マイクロコンピュータにおけ
る通常のアドレスデータ転送時のシステム動作およびバ
ースト転送時のシステム動作を比較したタイミング図、
そして図６は図１に示したマイクロコンピュータの動作
を示すフローチャート図である。
【００１５】図１において、本実施例のマイクロコンピ
ュータは、第一制御手段としてのＣＰＵ（図示せず）か
ら送られて来たアドレスデータを＋１インクリメントし
て加算アドレスデータを出力する加算器１０、該加算器
１０からの出力をシステムクロックφでシフトをかける
ラッチ回路２０、該アドレスデータＡ＜＞とラッチ回路
２０の出力（Ａ＜＞＋１）φとを比較するコンパレータ
３０、コンパレータ３０の出力を検知し、ＣＰＵ（図示
せず）へ制御信号を送信する第二制御手段としてのコン
トロール回路４０、データを格納しているＲＯＭ６０、
アドレスデータに従ってＲＯＭ６０内のデータを選択し
て、バス７０へ出力するセレクタ５０から構成されてい
る。ＲＯＭ６０は、２つのブロック、即ちバンク０とバ
ンク１に分割されている。各バンクにはアドレスデータ
Ａ＜＞および加算器１０によりインクリメントされた加
算アドレスデータＡ＜＞＋１が入力される。それぞれの
バンク０，バンク１は、それぞれセレクタ６２，６４お
よびデコーダ６６，６８を具備しており、アドレスデー
タの最下位ビットＡ０の値（ｉ＝１の場合なので、ブロ
ック選択データに用いられるビット数は１ビットであ
る。）に従ってアドレスデータ値Ａ＜＞と加算器１０に
より＋１インクリメントされた加算器アドレスデータ値
Ａ＜＞＋１との何れかをセレクタ６２，６４により選択
し、その後デコーダ６６，６８でデコードしてバンクの
内部アドレス入力とする。
ュータは、第一制御手段としてのＣＰＵ（図示せず）か
ら送られて来たアドレスデータを＋１インクリメントし
て加算アドレスデータを出力する加算器１０、該加算器
１０からの出力をシステムクロックφでシフトをかける
ラッチ回路２０、該アドレスデータＡ＜＞とラッチ回路
２０の出力（Ａ＜＞＋１）φとを比較するコンパレータ
３０、コンパレータ３０の出力を検知し、ＣＰＵ（図示
せず）へ制御信号を送信する第二制御手段としてのコン
トロール回路４０、データを格納しているＲＯＭ６０、
アドレスデータに従ってＲＯＭ６０内のデータを選択し
て、バス７０へ出力するセレクタ５０から構成されてい
る。ＲＯＭ６０は、２つのブロック、即ちバンク０とバ
ンク１に分割されている。各バンクにはアドレスデータ
Ａ＜＞および加算器１０によりインクリメントされた加
算アドレスデータＡ＜＞＋１が入力される。それぞれの
バンク０，バンク１は、それぞれセレクタ６２，６４お
よびデコーダ６６，６８を具備しており、アドレスデー
タの最下位ビットＡ０の値（ｉ＝１の場合なので、ブロ
ック選択データに用いられるビット数は１ビットであ
る。）に従ってアドレスデータ値Ａ＜＞と加算器１０に
より＋１インクリメントされた加算器アドレスデータ値
Ａ＜＞＋１との何れかをセレクタ６２，６４により選択
し、その後デコーダ６６，６８でデコードしてバンクの
内部アドレス入力とする。
【００１６】上記構成を有するプログラム内蔵型マイク
ロコンピュータは、図４に示すタイミング図および図６
に示すフローチャート図に従って動作する。先ず、加算
器１０は、アドレスデータＡ＜＞をもとに加算アドレス
値Ａ＜＞＋１を生成する（ステップＳ６１）。次に、セ
レクト信号Ａ０によりバンク０，１には交互にアドレス
値Ａ＜＞，加算アドレス値Ａ＜＞＋１の値が入力される
（ステップＳ６２）。ここで、Ａ＜＞＋１のアドレスデ
ータ値が入力されているバンクは１クロック以上先の次
に読みだすアドレスデータをバンク内に設定しているこ
とになる。従って、各バンクは、同時刻に異なる内容の
アドレスデータを成立させていることになる。そして、
バンクのそれぞれは、ラッチデコーダ８０，８２により
φでシフトをかけたＡ０のセレクト信号により１クロッ
クサイクル分のバンクの値を選択し、アドレスデータ値
に対応するバンク内のデータをバス７０に出力する動作
を行なう。図１で、各バンク０，１からラッチデコーダ
８０，８２へ出力されているＢＮＫ０ＯＵＴ＜＞，ＢＮ
Ｋ１ＯＵＴ＜＞はＡ０とシステムクロックφにより選択
され出力されたバンク内の、即ちＲＯＭ内のデータを示
す。ＬＤＯＵＴ０＜＞，ＬＤＯＵＴ１＜＞はＡ０とシス
テムクロックφによりラッチされたＲＯＭのバンク０、
バンク１からの出力データである。
ロコンピュータは、図４に示すタイミング図および図６
に示すフローチャート図に従って動作する。先ず、加算
器１０は、アドレスデータＡ＜＞をもとに加算アドレス
値Ａ＜＞＋１を生成する（ステップＳ６１）。次に、セ
レクト信号Ａ０によりバンク０，１には交互にアドレス
値Ａ＜＞，加算アドレス値Ａ＜＞＋１の値が入力される
（ステップＳ６２）。ここで、Ａ＜＞＋１のアドレスデ
ータ値が入力されているバンクは１クロック以上先の次
に読みだすアドレスデータをバンク内に設定しているこ
とになる。従って、各バンクは、同時刻に異なる内容の
アドレスデータを成立させていることになる。そして、
バンクのそれぞれは、ラッチデコーダ８０，８２により
φでシフトをかけたＡ０のセレクト信号により１クロッ
クサイクル分のバンクの値を選択し、アドレスデータ値
に対応するバンク内のデータをバス７０に出力する動作
を行なう。図１で、各バンク０，１からラッチデコーダ
８０，８２へ出力されているＢＮＫ０ＯＵＴ＜＞，ＢＮ
Ｋ１ＯＵＴ＜＞はＡ０とシステムクロックφにより選択
され出力されたバンク内の、即ちＲＯＭ内のデータを示
す。ＬＤＯＵＴ０＜＞，ＬＤＯＵＴ１＜＞はＡ０とシス
テムクロックφによりラッチされたＲＯＭのバンク０、
バンク１からの出力データである。
【００１７】例えば、アドレス入力Ａ＜＞＝ａのとき、
バンク０にはａ、バンク１にはＡ＜＞＋１即ちａ＋１の
アドレスが入力され、データを成立しているが、次のア
ドレスはａ＋１ではなくｂ＋１であるからコンパレータ
３０はアドレスの不一致を検出する（ステップＳ６
３）。この場合はアドレス値が非連続となり、バースト
転送動作は行なわれない。即ち、この場合はノーマルフ
ェッチ動作であるため、バンク１に入力されているアド
レス値ａ＋１はダミーアドレス値となり使用されないデ
ータとなる（ステップＳ６５）。バンク０，１の出力値
は、ブロック選択データＡ０により制御されるセレクタ
５０により交互に選択された後、ｂｕｓ＜＞７０へ出力
されるが、ノーマル転送時は各バンクのダミーデータは
このセレクタ５０によりマスクされるのでＢＵＳ＜＞７
０上へは転送されない（ステップＳ６６）。
バンク０にはａ、バンク１にはＡ＜＞＋１即ちａ＋１の
アドレスが入力され、データを成立しているが、次のア
ドレスはａ＋１ではなくｂ＋１であるからコンパレータ
３０はアドレスの不一致を検出する（ステップＳ６
３）。この場合はアドレス値が非連続となり、バースト
転送動作は行なわれない。即ち、この場合はノーマルフ
ェッチ動作であるため、バンク１に入力されているアド
レス値ａ＋１はダミーアドレス値となり使用されないデ
ータとなる（ステップＳ６５）。バンク０，１の出力値
は、ブロック選択データＡ０により制御されるセレクタ
５０により交互に選択された後、ｂｕｓ＜＞７０へ出力
されるが、ノーマル転送時は各バンクのダミーデータは
このセレクタ５０によりマスクされるのでＢＵＳ＜＞７
０上へは転送されない（ステップＳ６６）。
【００１８】一方、コンパレータ３０がアドレス値と加
算アドレス値の一致を検出すると（ステップＳ６３），
ＲＯＭ６０はバースト転送動作を開始する（ステップＳ
６４）。
算アドレス値の一致を検出すると（ステップＳ６３），
ＲＯＭ６０はバースト転送動作を開始する（ステップＳ
６４）。
【００１９】ところで、コンパレータ３０は、システム
ブロックφでラッチされたカウンタ１０からの出力値
（Ａ＜＞＋１）φと現アドレスデータ値Ａ＜＞とを比較
し、その比較結果である一致不一致の情報を示す信号Ｍ
ＡＴＣＨをコントロール回路４０へ出力する（ステップ
Ｓ６３）が、図４のタイミング図では、一致状態を意味
有りとしている。コントロール回路４０は、コンパレー
タ３０から出力された信号ＭＡＴＣＨを加工してＣＰＵ
とのインタフェースを行なう制御信号ＢＵＳＴＲＤＹを
生成しＣＰＵへ出力する。
ブロックφでラッチされたカウンタ１０からの出力値
（Ａ＜＞＋１）φと現アドレスデータ値Ａ＜＞とを比較
し、その比較結果である一致不一致の情報を示す信号Ｍ
ＡＴＣＨをコントロール回路４０へ出力する（ステップ
Ｓ６３）が、図４のタイミング図では、一致状態を意味
有りとしている。コントロール回路４０は、コンパレー
タ３０から出力された信号ＭＡＴＣＨを加工してＣＰＵ
とのインタフェースを行なう制御信号ＢＵＳＴＲＤＹを
生成しＣＰＵへ出力する。
【００２０】アドレス値が連続しているとき、即ちバー
スト転送動作時、アドレスデータＡ＜＞および（Ａ＜＞
＋１）φの値は約半クロック間一致していて、コンパレ
ータ３０はＭＡＴＣＨのフラグをたて、コントロール回
路４０により出力される制御信号ＢＵＳＴＲＤＹはアサ
ートされるが、ある時点でアドレスデータ値Ａ＜＞＋１
と次のアドレスデータ値が一致しないとバースト転送動
作は終了する。そして、コントロール回路４０はこの不
一致状態、即ちバースト転送動作の終了を検知して、制
御信号ＢＵＳＴＲＤＹをネゲートし、ＣＰＵへ伝える。
ＣＰＵはこの制御信号ＢＵＳＴＲＤＹを受取り、バース
ト転送動作終了時点のアドレスバス上のアドレスバス値
Ａ＜＞をもう１クロックもしくは２クロック分アドレス
バス上へ出力する。これにより、ＲＯＭは１ウエイトあ
るいは２ウエイトのノーマルサイクルで動作を開始す
る。
スト転送動作時、アドレスデータＡ＜＞および（Ａ＜＞
＋１）φの値は約半クロック間一致していて、コンパレ
ータ３０はＭＡＴＣＨのフラグをたて、コントロール回
路４０により出力される制御信号ＢＵＳＴＲＤＹはアサ
ートされるが、ある時点でアドレスデータ値Ａ＜＞＋１
と次のアドレスデータ値が一致しないとバースト転送動
作は終了する。そして、コントロール回路４０はこの不
一致状態、即ちバースト転送動作の終了を検知して、制
御信号ＢＵＳＴＲＤＹをネゲートし、ＣＰＵへ伝える。
ＣＰＵはこの制御信号ＢＵＳＴＲＤＹを受取り、バース
ト転送動作終了時点のアドレスバス上のアドレスバス値
Ａ＜＞をもう１クロックもしくは２クロック分アドレス
バス上へ出力する。これにより、ＲＯＭは１ウエイトあ
るいは２ウエイトのノーマルサイクルで動作を開始す
る。
【００２１】バースト転送時（ステップＳ６４）におい
てＣＰＵは、１クロック幅の連続したアドレスデータを
ＲＯＭに送信し、ＲＯＭは現アドレスデータ値Ａ＜＞と
このアドレスデータ値を＋１インクリメントしたアドレ
スデータ値Ａ＜＞＋１を２つのバンクに交互に入力する
ことにより、ＲＯＭ内に格納してある個々のデータを確
定し、ラッチデコーダ８０，８２およびセレクタ５０を
介してスムーズにバースト転送動作を行なうことができ
る。
てＣＰＵは、１クロック幅の連続したアドレスデータを
ＲＯＭに送信し、ＲＯＭは現アドレスデータ値Ａ＜＞と
このアドレスデータ値を＋１インクリメントしたアドレ
スデータ値Ａ＜＞＋１を２つのバンクに交互に入力する
ことにより、ＲＯＭ内に格納してある個々のデータを確
定し、ラッチデコーダ８０，８２およびセレクタ５０を
介してスムーズにバースト転送動作を行なうことができ
る。
【００２２】上記したように、本実施例の構成を有する
プログラム内蔵型マイクロコンピュータでは、ノーマル
転送動作時では１ウエイトまたは２ウエイトの転送動作
を行ない、バースト転送動作時では連続したアドレスの
転送が終了するまで自動的にＲＯＭからバスＢＵＳ＜＞
へデータを連続的に出力する転送動作を行なうことがで
きる。
プログラム内蔵型マイクロコンピュータでは、ノーマル
転送動作時では１ウエイトまたは２ウエイトの転送動作
を行ない、バースト転送動作時では連続したアドレスの
転送が終了するまで自動的にＲＯＭからバスＢＵＳ＜＞
へデータを連続的に出力する転送動作を行なうことがで
きる。
【００２３】上記第一実施例では、ＲＯＭを構成してい
るバンクの数を２個としたが、本発明はこれに限定され
るものではなく、バンク数ｉ＝２，３，４，．．．と増
加した場合でも同様の効果を得ることができ、その一般
性を失わない。
るバンクの数を２個としたが、本発明はこれに限定され
るものではなく、バンク数ｉ＝２，３，４，．．．と増
加した場合でも同様の効果を得ることができ、その一般
性を失わない。
【００２４】図５は、本発明のプログラム内蔵型マイク
ロコンピュータの他実施例であり、ｉ＝２の場合、即ち
ＲＯＭが４個のバンクに分割されている場合のプログラ
ム内蔵型マイクロコンピュータの構成図である。同図に
示されているように、ｉ＝２以上の場合でも、現アドレ
スデータ値と次に入力されるアドレスデータ値とを比較
するための加算器５１０、ラッチデコーダ５２０、コン
パレータ５３０、コントロール回路５４０、および各バ
ンクから出力されたデータを選択するセレクタ５５０は
バンク数に関係なく１個ずつ設ければよく、各バンクと
バスＢＵＳ＜＞の間に設ける各バンク０，１，２，３か
らの出力データを選択しセレクタ５５０へ出力するため
のラッチデコーダ５８０，５８２，５８４，５８６はバ
ンク毎に設けるだけで良い。
ロコンピュータの他実施例であり、ｉ＝２の場合、即ち
ＲＯＭが４個のバンクに分割されている場合のプログラ
ム内蔵型マイクロコンピュータの構成図である。同図に
示されているように、ｉ＝２以上の場合でも、現アドレ
スデータ値と次に入力されるアドレスデータ値とを比較
するための加算器５１０、ラッチデコーダ５２０、コン
パレータ５３０、コントロール回路５４０、および各バ
ンクから出力されたデータを選択するセレクタ５５０は
バンク数に関係なく１個ずつ設ければよく、各バンクと
バスＢＵＳ＜＞の間に設ける各バンク０，１，２，３か
らの出力データを選択しセレクタ５５０へ出力するため
のラッチデコーダ５８０，５８２，５８４，５８６はバ
ンク毎に設けるだけで良い。
【００２５】さらに、本発明はＲＯＭの種類に限定され
ることはなく、マイクロコンピュータシステム内に組み
込まれた読みだし専用メモリはすべて本発明で開示した
構成要素を用いることにより連続したバースト転送動作
を実行することが出来る。ＲＯＭの種類としては、例え
ばＮＡＮＤ型でもＮＯＲ型データも良い。又、本発明の
構成要素である加算器、コンパレータ等はＲＯＭモジュ
ール内に形成されていることが最良であるが、例えばＲ
ＯＭの周辺モジュールとしても良く、またＣＰＵ等の他
の機能モジュール内に設けても良い。
ることはなく、マイクロコンピュータシステム内に組み
込まれた読みだし専用メモリはすべて本発明で開示した
構成要素を用いることにより連続したバースト転送動作
を実行することが出来る。ＲＯＭの種類としては、例え
ばＮＡＮＤ型でもＮＯＲ型データも良い。又、本発明の
構成要素である加算器、コンパレータ等はＲＯＭモジュ
ール内に形成されていることが最良であるが、例えばＲ
ＯＭの周辺モジュールとしても良く、またＣＰＵ等の他
の機能モジュール内に設けても良い。
【００２６】
【発明の効果】上記詳細に説明したように、従来のバー
スト転送動作においてバーストフェッチサイクル数に制
限があるという問題点があったが、本発明によれば、簡
単なハードウエア（加算器、セレクタ回路、等）をマイ
クロコンピュータに追加してＲＯＭ内の各バンクに現ア
ドレスおよび加算されたアドレスを入力することによ
り、連続したアドレスが供給された場合ＲＯＭの分割数
（バンク数）に関係なく、ＲＯＭ内のデータをバスへと
ぎれることなく連続して読みだすこができる。
スト転送動作においてバーストフェッチサイクル数に制
限があるという問題点があったが、本発明によれば、簡
単なハードウエア（加算器、セレクタ回路、等）をマイ
クロコンピュータに追加してＲＯＭ内の各バンクに現ア
ドレスおよび加算されたアドレスを入力することによ
り、連続したアドレスが供給された場合ＲＯＭの分割数
（バンク数）に関係なく、ＲＯＭ内のデータをバスへと
ぎれることなく連続して読みだすこができる。
【００２７】さらに、本発明のマイクロコンピュータ
は、加算器によりインクリメントされたアドレスと現ア
ドレスとを比較しバースト転送可能状態を検出するコン
パレータおよびコンパレータの比較結果を基にＣＰＵへ
ＲＯＭの連続読みだし可能状態を知らせる制御信号を生
成する制御回路を有しているので、ＣＰＵの動作速度に
対応した高速連続読みだし動作が可能となる。
は、加算器によりインクリメントされたアドレスと現ア
ドレスとを比較しバースト転送可能状態を検出するコン
パレータおよびコンパレータの比較結果を基にＣＰＵへ
ＲＯＭの連続読みだし可能状態を知らせる制御信号を生
成する制御回路を有しているので、ＣＰＵの動作速度に
対応した高速連続読みだし動作が可能となる。
【００２８】従来のマイクロコンピュータのバースト転
送速度と比較した場合、本発明のマイクロコンピュータ
の方が動作速度で数倍早くなる。
送速度と比較した場合、本発明のマイクロコンピュータ
の方が動作速度で数倍早くなる。
【図１】本発明の第一実施例としてのＲＯＭバースト転
送の連続読みだし方式を用いたプログラム内蔵型マイク
ロコンピュータの構成図。
送の連続読みだし方式を用いたプログラム内蔵型マイク
ロコンピュータの構成図。
【図２】従来のＲＯＭバースト転送時を示すタイミング
図。
図。
【図３】図２に示したバースト転送を行なうマイクロコ
ンピュータにおけるＲＯＭを中心としたバンクとアドレ
スビット線の関係を示した構成図。
ンピュータにおけるＲＯＭを中心としたバンクとアドレ
スビット線の関係を示した構成図。
【図４】図１に示したマイクロコンピュータにおけるバ
ースト転送動作を示すタイミング図。
ースト転送動作を示すタイミング図。
【図５】本発明の第二実施例としてのＲＯＭバースト転
送の連続読みだし拡大方式を用いたプログラム内蔵型マ
イクロコンピュータの構成図。
送の連続読みだし拡大方式を用いたプログラム内蔵型マ
イクロコンピュータの構成図。
【図６】図１のマイクロコンピュータの動作を示すフロ
ーチャート図。
ーチャート図。
１０，５１０ 加算器 ２０，５２０ ラッチデコーダ ３０，５３０ コンパレータ ４０，５４０ コントロール回路 ５０，５５０ セレクタ ６２，６４，５６２ バンク内のセレクタ ６６，６８，５６６ デコーダ ７０，５７０ バス ８０，８２，５８０，５８２，５８４，５８６ ラッチ
デコーダ
デコーダ
Claims (4)
- 【請求項１】 アドレスを供給されることによりデータ
の読みだし動作を行なう複数のブロックからなる記憶手
段と、 前記アドレスに所定値のアドレスを加算し、加算アドレ
スを出力する加算器とから構成される記憶装置におい
て、 前記各ブロックは、さらに前記アドレスと前記加算アド
レスとを入力しその何れかを選択する選択手段を含み、 前記アドレスは該アドレスと前記加算アドレスとの何れ
かを選択する選択情報を含んでおり、 前記記憶装置は、該アドレス内の選択情報に従って、該
アドレス又は該加算アドレスかの何れかに対応したデー
タを出力すること、 を特徴とする記憶装置。 - 【請求項２】 アドレスを供給されることによりデータ
の読みだし動作を行なう複数のブロックに分割された記
憶手段と、 該記憶手段に該アドレスを供給する第一の制御手段と、 前記アドレスに所定値のアドレスを加算し、その加算結
果である加算アドレスを出力する加算手段と、 前記アドレスの次に供給されるアドレスと前記加算アド
レスとを比較し比較結果を出力する比較手段と、 前記比較手段から出力される比較結果に基づいて前記第
一の制御手段へバースト転送の可否を指示する制御信号
を供給する第二の制御手段と、 前記各ブロックから出力されたデータを選択出力し、前
記記憶データの出力とする選択データと、から構成さ
れ、 前記アドレスは前記各ブロックの何れかを選択する選択
情報を含んでおり、前記各ブロックは、前記アドレスと
前記加算アドレスとを入力し、該アドレス内の選択情報
に従って、該アドレスか該加算アドレスかの何れかに対
応したデータを出力し、 前記選択手段は前記アドレス内の選択情報に従って前記
各ブロックからの出力を選択して出力し、 前記第一の制御手段は、前記第二の制御手段から供給さ
れた制御信号に基づいて前記アドレスの供給タイミング
を前記記憶手段の読みだしタイミングと同期をとるよう
に制御すること、 を特徴とするバースト転送方式のＲＯＭ内蔵型マイクロ
コンピュータシステム。 - 【請求項３】 前記選択情報は前記アドレス内の下位ｉ
ビット（ｉは正の整数）を用いて表現されており、前記
記憶手段内に格納されているデータの選択は該アドレス
の下位ｉビット以外のビットを用いて選択し、前記記憶
手段は２i 個のブロックに分割されていることを特徴と
する請求項２記載のマイクロコンピュータシステム。 - 【請求項４】 複数個のブロックに分割されたＲＯＭ
に、連続したアドレスを供給することによりバースト転
送を行なうＲＯＭバースト転送方法において、 選択情報を含んだ前記アドレスに所定値のアドレスを加
算し、その加算結果である加算アドレスを出力するステ
ップと、 データの読みだし動作を行なう前記複数のブロックに前
記アドレスおよび前記加算アドレスを供給するステップ
と、 前記アドレスの次に供給されるアドレスと前記加算アド
レスとを比較し、比較結果を出力するステップと、 前記比較結果に基づいて、前記アドレスと前記加算アド
レスとが一致したときバースト転送動作を前記ＲＯＭに
指示し、不一致のときノーマル転送動作を前記ＲＯＭに
指示するステップと、 前記各ブロックから出力されたデータを、前記選択情報
に基づいて選択し外部へ出力するステップと、 からなるバースト転送方式の連続読みだし拡大方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29415492A JPH06149662A (ja) | 1992-11-02 | 1992-11-02 | Ｒｏｍバースト転送の連続読みだし拡大方式およびその方式を用いたｒｏｍ内蔵型マイクロコンピュータシステム |
| US08/143,779 US5550996A (en) | 1992-11-02 | 1993-11-01 | ROM burst transfer continuous read-out extension method and a microcomputer system with a built-in ROM using this method |
| KR1019930023011A KR960006496B1 (ko) | 1992-11-02 | 1993-11-01 | 기억장치와 그 버스트전송의 연속독출 확대방법 및 그 방법을 이용한 롬(rom) 내장형 마이크로컴퓨터 시스템 |
| GB9322580A GB2272088B (en) | 1992-11-02 | 1993-11-02 | ROM burst transfer continuous read-out method and a microcomputer system with a built-in ROM using this method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29415492A JPH06149662A (ja) | 1992-11-02 | 1992-11-02 | Ｒｏｍバースト転送の連続読みだし拡大方式およびその方式を用いたｒｏｍ内蔵型マイクロコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149662A true JPH06149662A (ja) | 1994-05-31 |
Family
ID=17804014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29415492A Pending JPH06149662A (ja) | 1992-11-02 | 1992-11-02 | Ｒｏｍバースト転送の連続読みだし拡大方式およびその方式を用いたｒｏｍ内蔵型マイクロコンピュータシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5550996A (ja) |
| JP (1) | JPH06149662A (ja) |
| KR (1) | KR960006496B1 (ja) |
| GB (1) | GB2272088B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003015102A1 (en) * | 2001-08-07 | 2003-02-20 | Sharp Kabushiki Kaisha | Synchronous semiconductor storage device module and its control method, information device |
| JP2010204360A (ja) * | 2009-03-03 | 2010-09-16 | Yaskawa Electric Corp | 画像処理装置および表示用画像メモリアクセス方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2720530B1 (fr) * | 1994-05-27 | 1996-08-23 | Sextant Avionique | Dispositif pour l'optimisation des performances d'un processeur. |
| JP3096576B2 (ja) * | 1994-07-29 | 2000-10-10 | 三洋電機株式会社 | メモリ制御回路とその回路を内蔵した集積回路素子 |
| DE4427042C2 (de) * | 1994-07-29 | 1997-05-22 | Siemens Ag | Verfahren zur Steuerung einer Sequenz von Zugriffen eines Prozessors zu einem zugeordneten Speicher |
| JPH11232214A (ja) * | 1998-02-17 | 1999-08-27 | Hitachi Ltd | 情報処理装置用プロセッサおよびその制御方法 |
| US6175893B1 (en) * | 1998-04-24 | 2001-01-16 | Western Digital Corporation | High bandwidth code/data access using slow memory |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0055579B1 (en) * | 1980-12-31 | 1991-03-20 | Bull HN Information Systems Inc. | Cache memories with double word access |
| US4583162A (en) * | 1983-01-13 | 1986-04-15 | The Singer Company | Look ahead memory interface |
| JPS6167154A (ja) * | 1984-09-11 | 1986-04-07 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0731627B2 (ja) * | 1985-08-10 | 1995-04-10 | 株式会社リコー | メモリ−装置 |
| US5261064A (en) * | 1989-10-03 | 1993-11-09 | Advanced Micro Devices, Inc. | Burst access memory |
| US5285421A (en) * | 1990-07-25 | 1994-02-08 | Advanced Micro Devices | Scheme for eliminating page boundary limitation on initial access of a serial contiguous access memory |
| US5247644A (en) * | 1991-02-06 | 1993-09-21 | Advanced Micro Devices, Inc. | Processing system with improved sequential memory accessing |
| US5386537A (en) * | 1991-03-28 | 1995-01-31 | Minolta Camera Kabushiki Kaisha | System with reduced instruction set processor accessing plural memories at different speeds using bank interleaving |
| US5345573A (en) * | 1991-10-04 | 1994-09-06 | Bull Hn Information Systems Inc. | High speed burst read address generation with high speed transfer |
| US5384745A (en) * | 1992-04-27 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| EP0568329A1 (en) * | 1992-05-01 | 1993-11-03 | Advanced Micro Devices, Inc. | Peripheral memory buffer apparatus and method of using same |
| JP3299564B2 (ja) * | 1992-05-11 | 2002-07-08 | 松下電器産業株式会社 | メモリ装置 |
-
1992
- 1992-11-02 JP JP29415492A patent/JPH06149662A/ja active Pending
-
1993
- 1993-11-01 US US08/143,779 patent/US5550996A/en not_active Expired - Lifetime
- 1993-11-01 KR KR1019930023011A patent/KR960006496B1/ko not_active Expired - Fee Related
- 1993-11-02 GB GB9322580A patent/GB2272088B/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003015102A1 (en) * | 2001-08-07 | 2003-02-20 | Sharp Kabushiki Kaisha | Synchronous semiconductor storage device module and its control method, information device |
| CN1565034B (zh) | 2001-08-07 | 2010-05-26 | 夏普株式会社 | 同步型半导体存储器设备模块及其控制方法与信息设备 |
| JP2010204360A (ja) * | 2009-03-03 | 2010-09-16 | Yaskawa Electric Corp | 画像処理装置および表示用画像メモリアクセス方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9322580D0 (en) | 1993-12-22 |
| GB2272088B (en) | 1996-11-13 |
| GB2272088A (en) | 1994-05-04 |
| KR960006496B1 (ko) | 1996-05-16 |
| US5550996A (en) | 1996-08-27 |
| KR940012154A (ko) | 1994-06-22 |
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