JPS6167154A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6167154A JPS6167154A JP59188891A JP18889184A JPS6167154A JP S6167154 A JPS6167154 A JP S6167154A JP 59188891 A JP59188891 A JP 59188891A JP 18889184 A JP18889184 A JP 18889184A JP S6167154 A JPS6167154 A JP S6167154A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1036—Read-write modes for single port memories, i.e. having either a random port or a serial port using data shift registers
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G11C—STATIC STORES
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- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半纏体記憶装ｆｌｌＫ関し、特にマイクロプ
ロセッサ等と接続して弔いらｎ、単一のアドレス信号入
力により１つの命令コード等を構成する複数ワードのデ
ータを連続して自動的に読み出す仁とができるようにし
九半導体記憶装置に関する。
ロセッサ等と接続して弔いらｎ、単一のアドレス信号入
力により１つの命令コード等を構成する複数ワードのデ
ータを連続して自動的に読み出す仁とができるようにし
九半導体記憶装置に関する。
（従来の技術）
従来、第５９に示すように、マイクロコンピュータシス
テムはマイクロプロセッサ１とランダムアクセスメモリ
（以下単にＲＡＭと称する）２とを基本として構成さ扛
ていた。そして、マイクロプロセッサ１が例えば８ビツ
トのデータを取扱ういわゆる８ビツト型のものであると
し、ＲＡＭ２が例えば６４にバイトであるものとすると
、ＲＡＭ２は例えば６４にワード×１ビットのダイナミ
ックランダムアクセスメそりＭｍｄ（Ｄ−ＲＡＭ）のメ
モリチップ２−１．・・・・・・、２−８によって４１
１ｆｆｌきｎる。
テムはマイクロプロセッサ１とランダムアクセスメモリ
（以下単にＲＡＭと称する）２とを基本として構成さ扛
ていた。そして、マイクロプロセッサ１が例えば８ビツ
トのデータを取扱ういわゆる８ビツト型のものであると
し、ＲＡＭ２が例えば６４にバイトであるものとすると
、ＲＡＭ２は例えば６４にワード×１ビットのダイナミ
ックランダムアクセスメそりＭｍｄ（Ｄ−ＲＡＭ）のメ
モリチップ２−１．・・・・・・、２−８によって４１
１ｆｆｌきｎる。
第５図の構成において、マイクロプロセッサｌが命令を
実行する場合には、まずＲＡＭ２に１６ビノトのアドレ
ス信号とｉａ会出し動作を指定する制御信号を入力する
。これらの信号に応じて、ＲＡＭ２から８ビツトのデー
タが読み出されてマイクロプロセッサ１に入力されるの
このようにして命令コードの読み出しが行なわｎマイク
ロプロセッサ１において該命令コードに応じた処理が行
なわｎる〇 ところが、一般にマイクロプロセッサが一つの命令を実
行するためＫは複数バイトのデータを必要とするからマ
イクロプロセッサ１からＲＡＭ２を複数回アクセスする
必要がある。そしてこｎら複数バイトのデータはアドレ
ス的に、連続した場合がほとんどである。例えば、第６
図に示すように３回のアクセスが行なわｎ、各アクセス
のたびごとに順次インクリメントさｎｆｔアドレス信号
３ＥＣ２，３ＥＣ３，３ＥＣ４を入力し、こｎらのアド
レス信号に応じて命令コード金構成するデータＢＢ、０
７．ＣＤが読み出される。なお、ここで各アドレスデー
タおよび命令コードは１６進法により表示さｎている。
実行する場合には、まずＲＡＭ２に１６ビノトのアドレ
ス信号とｉａ会出し動作を指定する制御信号を入力する
。これらの信号に応じて、ＲＡＭ２から８ビツトのデー
タが読み出されてマイクロプロセッサ１に入力されるの
このようにして命令コードの読み出しが行なわｎマイク
ロプロセッサ１において該命令コードに応じた処理が行
なわｎる〇 ところが、一般にマイクロプロセッサが一つの命令を実
行するためＫは複数バイトのデータを必要とするからマ
イクロプロセッサ１からＲＡＭ２を複数回アクセスする
必要がある。そしてこｎら複数バイトのデータはアドレ
ス的に、連続した場合がほとんどである。例えば、第６
図に示すように３回のアクセスが行なわｎ、各アクセス
のたびごとに順次インクリメントさｎｆｔアドレス信号
３ＥＣ２，３ＥＣ３，３ＥＣ４を入力し、こｎらのアド
レス信号に応じて命令コード金構成するデータＢＢ、０
７．ＣＤが読み出される。なお、ここで各アドレスデー
タおよび命令コードは１６進法により表示さｎている。
第７図は、このような命令コードの読み出しを行なう場
合におけるＲＡＭ２の動作波形を示す。
合におけるＲＡＭ２の動作波形を示す。
同図に示すよ５に、まず、そｎぞｎ８ビツトのローアド
レス３ＥおよびコラムアドレスＣ２が印加す７′Ｌ、ロ
ーアドレスストローブ信号ＲＡＳおよびコラムアドレス
ストローブ信号ＣＡＳの立下シでＲＡＭ２内に取シ込ま
ｎる０こＣによって、出力データＤｏｕｒとしてＢＢな
るデータが読シト出される。
レス３ＥおよびコラムアドレスＣ２が印加す７′Ｌ、ロ
ーアドレスストローブ信号ＲＡＳおよびコラムアドレス
ストローブ信号ＣＡＳの立下シでＲＡＭ２内に取シ込ま
ｎる０こＣによって、出力データＤｏｕｒとしてＢＢな
るデータが読シト出される。
次に、再びＲＡＭ２がアクセスされ８ビツトのローアド
レス３Ｅおよび８ビツトのコラムアドレスＣ３がそｎぞ
ｎローアドレスストローブ信号ＲＡＳ２よびコラムアド
レスストローブ１ｇ号’ＣＡ Ｓの立下りでＲＡ Ｍ
Ｚ内に取り込まｎる。こｎにより、読み出し動作が行な
われ出力データＤ。ＬＪＴとして０７なるデータが睨み
出される０その後ＲＡＭ２がさらにアクセスされ、ロー
アドレスストローブ信号ＲＡＳおよびコラムアドレスス
トローブ（ＫＭＣＡＳの立下りでそｎぞｎローアドレス
３ＥおよびコラムアドレスＣ４が取９込まれ出力データ
Ｉ）ｏｕ□としてＣＤなるデータが得らｎる０このよう
なアクセス動作により１つの命令を実行するのに必要な
データが読み出さｎマイクロプロセッサによって実行さ
れる。
レス３Ｅおよび８ビツトのコラムアドレスＣ３がそｎぞ
ｎローアドレスストローブ信号ＲＡＳ２よびコラムアド
レスストローブ１ｇ号’ＣＡ Ｓの立下りでＲＡ Ｍ
Ｚ内に取り込まｎる。こｎにより、読み出し動作が行な
われ出力データＤ。ＬＪＴとして０７なるデータが睨み
出される０その後ＲＡＭ２がさらにアクセスされ、ロー
アドレスストローブ信号ＲＡＳおよびコラムアドレスス
トローブ（ＫＭＣＡＳの立下りでそｎぞｎローアドレス
３ＥおよびコラムアドレスＣ４が取９込まれ出力データ
Ｉ）ｏｕ□としてＣＤなるデータが得らｎる０このよう
なアクセス動作により１つの命令を実行するのに必要な
データが読み出さｎマイクロプロセッサによって実行さ
れる。
ところが、上述の従来形においては、１つの命令コード
を読み出すのにその命令コードのバイト数に相当する回
数のアクセス動作を行なわなけｎばならず、マイクロプ
ロセツサの処理速既がメモリアクセス動作によってかな
り遅くなるという不部会があった〇 （発明が解決しようとする問題点） 本発明は、前述の従来形における問題点に鑑み、マイク
ロコンピュータ等に用いらＣる半導体記憶装置において
、１つのアドレス入力により該アドレスおよび核アドレ
スに続く単数ま禽は複数のアドレスのデータの連続的な
続出しまたは書込みを可能とし、命令コード等の連続す
るデータの胱出しまたは書込みを高速化することを目的
とする〇（問題点を解決するための手段） 上述の問題点ｔ”解決するため、本発明によｎば、外部
クロック信号に同期してアドレス信号を取り込み、該ア
ドレス信号に対応する任意の番地のデータ続出し一！た
は参込み動作を行なった後、前記クロック信号とは別の
外部クロック信号を繰返し変化させることにより、前記
番地の後にＩ＋ｇ次続く番地に対し、データ続出しまた
は書込み動作を前記繰返し変化に対応して１０次行なう
ようにしたことを特徴とする半導体記憶装置、 ワードアドレスおよびコラムアドレスが各々ローアドレ
スストローブ信号およびコラムアドレスストローブ信号
の印加に応じて入力され、人力されたワードアドレスお
よびコラムアドレスで指定される番地のデータ読出しま
友は書込みが行なわれると共に、以後コラムアドレスス
トローブ信号を順次再印加することにより前記番地に続
く番地のデータ読出しまたは書込みが行なわれることを
特徴とする半導体記憶装置、 複数のセルブロックに分割されたメモリセルアレイ、該
メモリセルプレイの各セルブロック対応に設けられたワ
ードデコーダ、およびアドレンインクリメント回路を有
し、該メモリセルアレイのあるセルブロック内のワード
線を指定するワードアドレスが入力されたとき、該セル
ブロックに対応するワードデコーダには該ワードアドレ
スがそのｉｔ大入力ｎ、他のワードデコーダには該ワー
ドアドレスをインクリメントしたワードアドレスが入力
されることを特徴とする半導体記憶Ｗ［ｉ、複数のセル
ブロックに分割され次メモリセルアレイ、複数のデータ
バス、各セルブロックに各コラム対応に設けられ各々入
力コラムアドレスに応じて１つのセルブロックにおいて
該入力コラムアドレスに対応するビット線から順次複数
本のピット線を各データバスに接続するコラムデコーダ
ユニット、およびコラムの一端部の複数のコラムアドレ
スに対して前記コラムデコーダユニットと重複して設け
らｒＬｅ付加的コラムデコーダユニットであって、該付
加的コラムデコーダユニットは同一の入力コラムアドレ
スに応じて重複する前記コラムデコーダユニットにより
データバスに接続されたピット線の属するセルブロック
と別のセルブロックに属しコラム他端部に対応する単数
または複数のビット線を残余のデータバスに順次接続す
ることを特徴とする半導体記憶装置、および複数のセル
ブロックに分割されたメモリセルアレイ、該メモリセル
アレイの各セルブロック対応に設けられ次ワードデコー
ダ、該メモリセルアレイのあるセルブロック内のワード
線を指定するワ−ドアドレスが入力さｆ’Ｌ′ｆｃとき
該セルブロックに対応するワードデコーダには該ワード
アドレスをそのまま入力し他のワードデコーダには該ワ
ードアドレスをインクリメントしたワードアドレスを入
力するアドレスインクリメント回路、複社のデータバス
、各セルブロックに共通に各コラム対応に設けられ各入
力コラムアドレスに応じて１つのセルブロックにおいて
該入力コラムアドレスに対応するビット線から順次複数
本のビット線を各データバスに接続するコラムデコーダ
ユニット、およびコラムの一端部の複数のコラムアドレ
スに対して前記コラムデコーダユニットと重複して設け
られ九付加的コラムデコーダエ二ットでちって、該付加
的コラムデコーダユニットは同一の入力コラムアドレス
に応゛じて重複する前記コラムデコーダユニットにより
データバスに接続されたビット線の属するセルブロック
と別のセルブロックに属しコラム他端部に対応する単数
または複数のビット線を残余のデータバスに順次接続す
ることを特徴とする半導体記憶装置が提供される。
を読み出すのにその命令コードのバイト数に相当する回
数のアクセス動作を行なわなけｎばならず、マイクロプ
ロセツサの処理速既がメモリアクセス動作によってかな
り遅くなるという不部会があった〇 （発明が解決しようとする問題点） 本発明は、前述の従来形における問題点に鑑み、マイク
ロコンピュータ等に用いらＣる半導体記憶装置において
、１つのアドレス入力により該アドレスおよび核アドレ
スに続く単数ま禽は複数のアドレスのデータの連続的な
続出しまたは書込みを可能とし、命令コード等の連続す
るデータの胱出しまたは書込みを高速化することを目的
とする〇（問題点を解決するための手段） 上述の問題点ｔ”解決するため、本発明によｎば、外部
クロック信号に同期してアドレス信号を取り込み、該ア
ドレス信号に対応する任意の番地のデータ続出し一！た
は参込み動作を行なった後、前記クロック信号とは別の
外部クロック信号を繰返し変化させることにより、前記
番地の後にＩ＋ｇ次続く番地に対し、データ続出しまた
は書込み動作を前記繰返し変化に対応して１０次行なう
ようにしたことを特徴とする半導体記憶装置、 ワードアドレスおよびコラムアドレスが各々ローアドレ
スストローブ信号およびコラムアドレスストローブ信号
の印加に応じて入力され、人力されたワードアドレスお
よびコラムアドレスで指定される番地のデータ読出しま
友は書込みが行なわれると共に、以後コラムアドレスス
トローブ信号を順次再印加することにより前記番地に続
く番地のデータ読出しまたは書込みが行なわれることを
特徴とする半導体記憶装置、 複数のセルブロックに分割されたメモリセルアレイ、該
メモリセルプレイの各セルブロック対応に設けられたワ
ードデコーダ、およびアドレンインクリメント回路を有
し、該メモリセルアレイのあるセルブロック内のワード
線を指定するワードアドレスが入力されたとき、該セル
ブロックに対応するワードデコーダには該ワードアドレ
スがそのｉｔ大入力ｎ、他のワードデコーダには該ワー
ドアドレスをインクリメントしたワードアドレスが入力
されることを特徴とする半導体記憶Ｗ［ｉ、複数のセル
ブロックに分割され次メモリセルアレイ、複数のデータ
バス、各セルブロックに各コラム対応に設けられ各々入
力コラムアドレスに応じて１つのセルブロックにおいて
該入力コラムアドレスに対応するビット線から順次複数
本のピット線を各データバスに接続するコラムデコーダ
ユニット、およびコラムの一端部の複数のコラムアドレ
スに対して前記コラムデコーダユニットと重複して設け
らｒＬｅ付加的コラムデコーダユニットであって、該付
加的コラムデコーダユニットは同一の入力コラムアドレ
スに応じて重複する前記コラムデコーダユニットにより
データバスに接続されたピット線の属するセルブロック
と別のセルブロックに属しコラム他端部に対応する単数
または複数のビット線を残余のデータバスに順次接続す
ることを特徴とする半導体記憶装置、および複数のセル
ブロックに分割されたメモリセルアレイ、該メモリセル
アレイの各セルブロック対応に設けられ次ワードデコー
ダ、該メモリセルアレイのあるセルブロック内のワード
線を指定するワ−ドアドレスが入力さｆ’Ｌ′ｆｃとき
該セルブロックに対応するワードデコーダには該ワード
アドレスをそのまま入力し他のワードデコーダには該ワ
ードアドレスをインクリメントしたワードアドレスを入
力するアドレスインクリメント回路、複社のデータバス
、各セルブロックに共通に各コラム対応に設けられ各入
力コラムアドレスに応じて１つのセルブロックにおいて
該入力コラムアドレスに対応するビット線から順次複数
本のビット線を各データバスに接続するコラムデコーダ
ユニット、およびコラムの一端部の複数のコラムアドレ
スに対して前記コラムデコーダユニットと重複して設け
られ九付加的コラムデコーダエ二ットでちって、該付加
的コラムデコーダユニットは同一の入力コラムアドレス
に応゛じて重複する前記コラムデコーダユニットにより
データバスに接続されたビット線の属するセルブロック
と別のセルブロックに属しコラム他端部に対応する単数
または複数のビット線を残余のデータバスに順次接続す
ることを特徴とする半導体記憶装置が提供される。
（作 用）
上述のような手段を用いることによｐ２１つの番地のア
ドレス指定に応じて連続する１本のビット線が同じ本数
のデータバスに接続され、ｎビットのデータが並列的に
出力される。この並列読み出しデータはシフトレジスタ
等を用いることにより直列的に出力することもできる。
ドレス指定に応じて連続する１本のビット線が同じ本数
のデータバスに接続され、ｎビットのデータが並列的に
出力される。この並列読み出しデータはシフトレジスタ
等を用いることにより直列的に出力することもできる。
ま九、データ書き込みについても同様に１つの番地をア
ドレス指定するだけでｎビットの連続書き込みを行なり
ことができる０ま九、上述の手段において、終端部のコ
ラムがアドレス指定された場合には、同じコラムアドレ
スによって始端部のコラムも同時に指定される０但し、
同じコラムアドレスによって選択される始端部のコラム
デコーダは終端部のコラムデコーダの指定するビットｓ
とは別のメモリセルブロックのビット線を指定し、かつ
この別のメモリセルブロックのワードアドレス懺終端部
のコラムデコーダによって指定さｒｌ、友ビット線に対
応するメモリセルブロックのワードアドレスをインクリ
メントした値となっているから、終端部の；２ムが指定
され念場合にも指定されｔアドレスから切ｎ目なくｎビ
ットのデータが出力される０（実施例） 以下、図面により本発明の詳細な説明する。
ドレス指定するだけでｎビットの連続書き込みを行なり
ことができる０ま九、上述の手段において、終端部のコ
ラムがアドレス指定された場合には、同じコラムアドレ
スによって始端部のコラムも同時に指定される０但し、
同じコラムアドレスによって選択される始端部のコラム
デコーダは終端部のコラムデコーダの指定するビットｓ
とは別のメモリセルブロックのビット線を指定し、かつ
この別のメモリセルブロックのワードアドレス懺終端部
のコラムデコーダによって指定さｒｌ、友ビット線に対
応するメモリセルブロックのワードアドレスをインクリ
メントした値となっているから、終端部の；２ムが指定
され念場合にも指定されｔアドレスから切ｎ目なくｎビ
ットのデータが出力される０（実施例） 以下、図面により本発明の詳細な説明する。
第１図紘、本発明の１実施例に係わる半導体記憶装置の
概略の構成を示す。同図の記憶装置は、２分割されたメ
モリセルアレイ３および４．各メモリセルアレイ３およ
び４にそｎぞｎ対応して設けられたワードデコーダ５お
よび６、各ワードデコーダ５および６の入力部にそｎぞ
れ設けられたアドレスインクリメント回路７および８、
コラムデコーダ９、コラムデコーダ９と各メモリセルア
レイ３および４との間にそＡ（’ｒｔ接続された入出力
ゲート回路ｌＯおよび１１、そして各入出力ゲート回路
１０および１１にデータバスＤＢｔ−介して！ＩＪｌｌ
すｎたシフトレジスタ１２を具備する。
概略の構成を示す。同図の記憶装置は、２分割されたメ
モリセルアレイ３および４．各メモリセルアレイ３およ
び４にそｎぞｎ対応して設けられたワードデコーダ５お
よび６、各ワードデコーダ５および６の入力部にそｎぞ
れ設けられたアドレスインクリメント回路７および８、
コラムデコーダ９、コラムデコーダ９と各メモリセルア
レイ３および４との間にそＡ（’ｒｔ接続された入出力
ゲート回路ｌＯおよび１１、そして各入出力ゲート回路
１０および１１にデータバスＤＢｔ−介して！ＩＪｌｌ
すｎたシフトレジスタ１２を具備する。
第１図の記憶装置がいわゆるアドレスマルチプレックス
型のものである場合には、第２図に示すように、ローア
ドレスストローブ信号ＲＡＳの立下シに応じてローアド
レスすなわちワードアドレスＡ８．・・・・・・＊
Ａ４５がアドレスインクリメント回路７および８に取り
込まれる。この場合のローアドレスが例えば３Ｅである
ものとしメモリセルアレイ４内の１本のワード線に対応
するものであるとすると、アドレスインクリメント回路
８はこのワードアドレス３Ｅｔ−そのｔ−ｉワードデコ
ーダ６に入力し、一方アドレスインクリメント回路７は
このワードアドレス３Ｅに例えば１を加算してワードデ
コーダ５に入力する。こｎによって、メモリセルアレイ
４においてはワードアドレス３Ｅに対応するワード線が
選択され、一方メモリセルアレイ３においてはワードア
ドレス３ＦＪ−１に対応するワード線が選択される。
型のものである場合には、第２図に示すように、ローア
ドレスストローブ信号ＲＡＳの立下シに応じてローアド
レスすなわちワードアドレスＡ８．・・・・・・＊
Ａ４５がアドレスインクリメント回路７および８に取り
込まれる。この場合のローアドレスが例えば３Ｅである
ものとしメモリセルアレイ４内の１本のワード線に対応
するものであるとすると、アドレスインクリメント回路
８はこのワードアドレス３Ｅｔ−そのｔ−ｉワードデコ
ーダ６に入力し、一方アドレスインクリメント回路７は
このワードアドレス３Ｅに例えば１を加算してワードデ
コーダ５に入力する。こｎによって、メモリセルアレイ
４においてはワードアドレス３Ｅに対応するワード線が
選択され、一方メモリセルアレイ３においてはワードア
ドレス３ＦＪ−１に対応するワード線が選択される。
次に、コラムアドレスストローブ信号ＣＡＳの立下がり
に応じてコラムアドレスＡ？Ｉ・・・・・・Ｉ ＡＯが
コラムデコーダ９に入力され、該コラムデコーダ９には
ワードアドレスの１ビツト、例えば最上位ピットＡ８も
入力される０コラムアドレスＡ？、・・・・・・。
に応じてコラムアドレスＡ？Ｉ・・・・・・Ｉ ＡＯが
コラムデコーダ９に入力され、該コラムデコーダ９には
ワードアドレスの１ビツト、例えば最上位ピットＡ８も
入力される０コラムアドレスＡ？、・・・・・・。
友が例えば１６進表示で０２であるものとすると。
該コラムアドレスＣ２に対応しかつ１ビツトのワ−ドア
ドレスＡｓによって選択さ【る１つのメモリセルアレイ
、例えばメモリセルアレイ４、に属する１本のビット線
が選択さｎて入出力ゲート回路１１によりデータバスＤ
Ｂの１本の信号線に接続される０そして、この場合、入
出力ゲート回路１１はコラムデコーダ９によつて選択さ
れたビット線に続く複数本のビット線をもそｎぞれデー
タバスの前記データ線に続く複数本のデータ線にそｎ−
ｒｎ接続する）こ扛により、メモリセルアレイ４から複
数ビットのデータがデータバスＤＢの各信号線を介して
並列的に睨み出さｎシフトレジスタ１２に格納される。
ドレスＡｓによって選択さ【る１つのメモリセルアレイ
、例えばメモリセルアレイ４、に属する１本のビット線
が選択さｎて入出力ゲート回路１１によりデータバスＤ
Ｂの１本の信号線に接続される０そして、この場合、入
出力ゲート回路１１はコラムデコーダ９によつて選択さ
れたビット線に続く複数本のビット線をもそｎぞれデー
タバスの前記データ線に続く複数本のデータ線にそｎ−
ｒｎ接続する）こ扛により、メモリセルアレイ４から複
数ビットのデータがデータバスＤＢの各信号線を介して
並列的に睨み出さｎシフトレジスタ１２に格納される。
以後、シフトレジスタ１２に格納さｒｔ、ｅデータはコ
ラムアドレスストローブ信号ＣＡＳの例えば立下りに対
応して順次シフトされ読み出しデータＤ。ｕｒとして出
力される０すなわち、第２図に示すように、コラムアド
レスストローブ信号ＣＡＳをトグル（ｔｏｇｇｌｅ ）
させることにより、すなわち立上がυおよび立下がＶを
繰り返すことにより、順次データＢＢ、０７．ＣＤ等が
直列出力される。なお、データ書き込みの際にも同様に
入力データＤＩＮが直列にシフトレジスタ１２に入力さ
ｎ１シフトレジスタ１２からデータバスＤＢ、入出力ゲ
ート回路１１等、および複数のビットｍ１ｒ介して並列
的にメモリセルアレイ４等の複数のメモリセルに書込み
が行なわれる。
ラムアドレスストローブ信号ＣＡＳの例えば立下りに対
応して順次シフトされ読み出しデータＤ。ｕｒとして出
力される０すなわち、第２図に示すように、コラムアド
レスストローブ信号ＣＡＳをトグル（ｔｏｇｇｌｅ ）
させることにより、すなわち立上がυおよび立下がＶを
繰り返すことにより、順次データＢＢ、０７．ＣＤ等が
直列出力される。なお、データ書き込みの際にも同様に
入力データＤＩＮが直列にシフトレジスタ１２に入力さ
ｎ１シフトレジスタ１２からデータバスＤＢ、入出力ゲ
ート回路１１等、および複数のビットｍ１ｒ介して並列
的にメモリセルアレイ４等の複数のメモリセルに書込み
が行なわれる。
また、第１図の記憶装置がアドレスマルチプレックス型
のものでない場合には、第３図に示すように、チップイ
ネーブル信号ＣＥの立ち下が９で全アドレスＡ０．・・
・・・・、Ａ４を取り込みメモリの動作を開始する。こ
の動作と共に出力イネーブル信号ＯＥを立ち下げる。こ
れによシ、アドレスが３ＥＣ２番地のデータＢＢが出力
データＩ）ｏｕτとして出力さｔしる。ここで、出力イ
ネーブル信号ＯＥは、データ出力動作を制御する信号で
あり、ＯＥ＝”Ｌ″で読み出しデータＤＯＵＴが出力さ
れる。以後、出力イネーブル信号ＯＥを高レベルおよび
低レベルとする動作をくり返すことにより順次に次の番
地のデータが読み出される〇 第４図は、第１図の記憶装置のメモリセルアレイ３．４
、入出力ゲート回路１０．１１．およびコラムデコーダ
９を含む回路の詳細を示す。メモリセルアレイ３および
４はそ−ｎ（Ｊｒｔ複数のビット線Ｂ Ｌｏ ＝ Ｂ
Ｌ＋ −−・・’−Ｂ Ｌｎ と複数のワード線ｗＩ、
ｘ（ｘ ＝Ｑ ＊ １１ ２ ＊ ・・・・・・）と
の間に接続さ１またメモリセルＭＣと金石する。データ
バスＤＢは例えば４本のデータ線ＤＢ０． ＤＢ、、
ＤＢ、、 ＤＢ３を有し、各入出力ゲート回路１０およ
び１１はこれらの各データ線とビット線との間に接続さ
れたトランスファゲート用トランジスタを有する。コラ
ムデコーダ９は、各コラム対応に設けられたコラムデコ
ーダユニットＣＤＵＨＣＤＵｌｅ ”””ｔ ＣＤＵｎ
の他に３個の付加的なコラムデコーダＣＤＵｎ、ｔｔ
ＣＤＵｎ＋ｚｐＣＤ Ｕｎ＋ ３を有する。コラムデコ
ーダユニットＣＤ Ｕ。
のものでない場合には、第３図に示すように、チップイ
ネーブル信号ＣＥの立ち下が９で全アドレスＡ０．・・
・・・・、Ａ４を取り込みメモリの動作を開始する。こ
の動作と共に出力イネーブル信号ＯＥを立ち下げる。こ
れによシ、アドレスが３ＥＣ２番地のデータＢＢが出力
データＩ）ｏｕτとして出力さｔしる。ここで、出力イ
ネーブル信号ＯＥは、データ出力動作を制御する信号で
あり、ＯＥ＝”Ｌ″で読み出しデータＤＯＵＴが出力さ
れる。以後、出力イネーブル信号ＯＥを高レベルおよび
低レベルとする動作をくり返すことにより順次に次の番
地のデータが読み出される〇 第４図は、第１図の記憶装置のメモリセルアレイ３．４
、入出力ゲート回路１０．１１．およびコラムデコーダ
９を含む回路の詳細を示す。メモリセルアレイ３および
４はそ−ｎ（Ｊｒｔ複数のビット線Ｂ Ｌｏ ＝ Ｂ
Ｌ＋ −−・・’−Ｂ Ｌｎ と複数のワード線ｗＩ、
ｘ（ｘ ＝Ｑ ＊ １１ ２ ＊ ・・・・・・）と
の間に接続さ１またメモリセルＭＣと金石する。データ
バスＤＢは例えば４本のデータ線ＤＢ０． ＤＢ、、
ＤＢ、、 ＤＢ３を有し、各入出力ゲート回路１０およ
び１１はこれらの各データ線とビット線との間に接続さ
れたトランスファゲート用トランジスタを有する。コラ
ムデコーダ９は、各コラム対応に設けられたコラムデコ
ーダユニットＣＤＵＨＣＤＵｌｅ ”””ｔ ＣＤＵｎ
の他に３個の付加的なコラムデコーダＣＤＵｎ、ｔｔ
ＣＤＵｎ＋ｚｐＣＤ Ｕｎ＋ ３を有する。コラムデコ
ーダユニットＣＤ Ｕ。
はワードアドレスＡ６の値に応じてメモリセルアレイ３
−または４に対応するトランスファゲート用トランジス
タを選択してオンとする□ワードアドレスピットン８が
０′ｌの場合にはコラムデコーダユニットＣＤＵｏは、
メモリセルアレイ３のビット線ＢＬｏとデータ線ＤＢｏ
との間に接続さ几たトランジスタ、ビット線ＢＬ、とデ
ータ線ｐ Ｂｓとの間に接続さｎ九トｙンジスタ、ビッ
ト線ＢＬ、とデータ線ＤＢｓとの間に接続さｆ’Ｌ７’
ｔ）ランジスタ、およびビット線ＢＬ、とデータ線ＤＢ
、との間に接続さｒＬ７’ｔ）ランジスタ金同時にオン
とする０ワードアドレスピツ）Ａｓが１１１の場合には
、メモリセルアレイ４の同様に接続さｆＬ九）ランジス
タをオンとする０このように、各コラムデコーダユニッ
トはワードアドレスビットンの値に対応するメモリセル
アレイにおいて１選択コラムを含む４本のビット線をそ
ｎぞれ対応するデータ線ＤＢｏ＝ ＤＢｔ −ＤＢｉ
−ＤＢｓに接続するように動作するａｔた、付加的に設
けられｔコラムデコーダユニットＣＤ ＵＨ＋ １はビ
ット！ＩＢＬＯとデータ線ＤＢ３との間に接続されたト
ランジスタを制御し、コラムデコーダユニットＣＤＵｎ
＋＊はビット線ＢＬｏとデータ線ＤＢ、との関に接続さ
１次トランジスタおよびビット線ＢＬ、とデータ線ＤＢ
、との間に接続されたトランジスタを制御する口さらに
、コラムデコーダユニットＣＤＵｎ＋、はビット線ＢＬ
ｏとデータ線ＤＢＫとの関に接続さｒｔたトランジスタ
、ビット線ＢＬｔとデータバスＤＢ、との間に接続され
たトランジスタ、およびビット線ＢＬ２とデータ線ＤＢ
、の間に接続されたトランジスタを同時制御する□但し
、こｎらの付加的なコラムデ：７ Ｊ”ユニットはワ
ードアドレスビットＡ８カ”ＯＩｌの場合にはメモリセ
ルアレイ４のビット線に接続されたトランスファゲート
用トランジスタを制御し、ワードアドレスビットＡ８が
１１″の場合にはメモリセルアレイ３０ビツト線に接続
さｎ友トランスファゲート用トランジスタを制御する。
−または４に対応するトランスファゲート用トランジス
タを選択してオンとする□ワードアドレスピットン８が
０′ｌの場合にはコラムデコーダユニットＣＤＵｏは、
メモリセルアレイ３のビット線ＢＬｏとデータ線ＤＢｏ
との間に接続さ几たトランジスタ、ビット線ＢＬ、とデ
ータ線ｐ Ｂｓとの間に接続さｎ九トｙンジスタ、ビッ
ト線ＢＬ、とデータ線ＤＢｓとの間に接続さｆ’Ｌ７’
ｔ）ランジスタ、およびビット線ＢＬ、とデータ線ＤＢ
、との間に接続さｒＬ７’ｔ）ランジスタ金同時にオン
とする０ワードアドレスピツ）Ａｓが１１１の場合には
、メモリセルアレイ４の同様に接続さｆＬ九）ランジス
タをオンとする０このように、各コラムデコーダユニッ
トはワードアドレスビットンの値に対応するメモリセル
アレイにおいて１選択コラムを含む４本のビット線をそ
ｎぞれ対応するデータ線ＤＢｏ＝ ＤＢｔ −ＤＢｉ
−ＤＢｓに接続するように動作するａｔた、付加的に設
けられｔコラムデコーダユニットＣＤ ＵＨ＋ １はビ
ット！ＩＢＬＯとデータ線ＤＢ３との間に接続されたト
ランジスタを制御し、コラムデコーダユニットＣＤＵｎ
＋＊はビット線ＢＬｏとデータ線ＤＢ、との関に接続さ
１次トランジスタおよびビット線ＢＬ、とデータ線ＤＢ
、との間に接続されたトランジスタを制御する口さらに
、コラムデコーダユニットＣＤＵｎ＋、はビット線ＢＬ
ｏとデータ線ＤＢＫとの関に接続さｒｔたトランジスタ
、ビット線ＢＬｔとデータバスＤＢ、との間に接続され
たトランジスタ、およびビット線ＢＬ２とデータ線ＤＢ
、の間に接続されたトランジスタを同時制御する□但し
、こｎらの付加的なコラムデ：７ Ｊ”ユニットはワ
ードアドレスビットＡ８カ”ＯＩｌの場合にはメモリセ
ルアレイ４のビット線に接続されたトランスファゲート
用トランジスタを制御し、ワードアドレスビットＡ８が
１１″の場合にはメモリセルアレイ３０ビツト線に接続
さｎ友トランスファゲート用トランジスタを制御する。
第４図の構成において、例えばメモリセルアレイ３のワ
ード＃ＷＬｍ（ｍ＝”Ｅ２″〕が選択さｎ。
ード＃ＷＬｍ（ｍ＝”Ｅ２″〕が選択さｎ。
かつコラムアドレスによって例えばコラムデコーダユニ
ットＣＤ Ｕｎ−４が選択されたものとする。そして、
ワードアドレスビットＡ８が例えばｏ１であるとすると
、コラムデコーダユニットＣＤ Ｕｎ−４によつて４個
のトランスファゲート用トランジスタＱ＋−Ｑｚ−Ｑ３
− Ｑ４がオンとされ、メモリセルアレイ３内のビット
線ＢＩＪｎ−４ｅ ＢＩＪｎ−３＊ ＢＬｎ−ｗｅＢＬ
ｎ−１がそｎぞｎデータ線ＤＢｏｅ ＤＢ、、 ＤＢ、
、ＤＢｓに接続される０こｎによりアドレスＥ２ＦＢ。
ットＣＤ Ｕｎ−４が選択されたものとする。そして、
ワードアドレスビットＡ８が例えばｏ１であるとすると
、コラムデコーダユニットＣＤ Ｕｎ−４によつて４個
のトランスファゲート用トランジスタＱ＋−Ｑｚ−Ｑ３
− Ｑ４がオンとされ、メモリセルアレイ３内のビット
線ＢＩＪｎ−４ｅ ＢＩＪｎ−３＊ ＢＬｎ−ｗｅＢＬ
ｎ−１がそｎぞｎデータ線ＤＢｏｅ ＤＢ、、 ＤＢ、
、ＤＢｓに接続される０こｎによりアドレスＥ２ＦＢ。
Ｅ２ＦＣ，Ｅ２ＦＤ、Ｅ２ＦＥの４つのメモリセルのデ
ータが読み出さｎ各データ線ＤＢ０． ＤＢ□。
ータが読み出さｎ各データ線ＤＢ０． ＤＢ□。
ＤＢ、、 ＤＢ、を介して並列的に第１図のシフトレジ
スタ１２に転送され、該シフトレジスタ１２から直列的
に順次出力される。
スタ１２に転送され、該シフトレジスタ１２から直列的
に順次出力される。
次に、例えばメモリセルアレイ３のワード線ＷＬｍ お
よびコラムデコーダユニットＣＤ Ｕｎ−ｓが選択さｎ
％かつワードアドレスビットＡ８が責ビであるものとす
る０この場合はコラムデコーダユニットＣＤＵｎ−ｔに
よりビット線ＢＬｎ−，とデータ線ＤＢ、との間に接続
されたトランスファゲート用トランジスタＱ、およびビ
ット線ＢＬｎとデータ線ＤＢ１との間に接続さｎ７ｃ）
ランスファゲート用トランジスタＱ６とがオンとされる
。し九がって、アドレスＥ２ＦＥおよびＥ２ＦＦのメモ
リセルのデータが読み出されてそｎぞｎデータ線ＤＢ、
およびＤＢｌに転送される。この時、コラムデコーダユ
ニットＣＤＵｎ−，を選択し次コラムアドレスＦＥによ
って付加的コラムデコーダユニットＣＤ Ｕｎ＋ ｚも
選択されている。但し、コラムデコーダユニツ） ＣＤ
Ｕｎ＋ １が制御するトランスファゲート用トランジ
スタはメモリセルアレイ４のビット線ＢＬ、およびＢＬ
ｌとデータ線ＤＢ、およびＤＢ、との間にそｎぞれ接続
されたＱ７およびＱ８となる。一方、前述のようにメモ
リセルアレイ３のワード線ｗＬｍが選択されると同時に
アドレスインクリメント回路８にょシメモリセルアレイ
４のワード線ＷＬｍ＋１ が選択さｎている。こｎによ
り、アドレスＥ３００およびＥ３０１のメモリセルのデ
ータが読み出さｎ−ｆ：ｎぞｎデータ線ＤＢ、およびＤ
Ｂ、を介してシフトレジスタ１２に転送される。したが
って、該シフトレジスタ１２には連続する４つのアドレ
スＥ２Ｆ２゜Ｅ２ＦＦ、Ｅ３００．Ｅ３０１Ｏメ−ｅ：
リセルノデータが並列的に入力される。
よびコラムデコーダユニットＣＤ Ｕｎ−ｓが選択さｎ
％かつワードアドレスビットＡ８が責ビであるものとす
る０この場合はコラムデコーダユニットＣＤＵｎ−ｔに
よりビット線ＢＬｎ−，とデータ線ＤＢ、との間に接続
されたトランスファゲート用トランジスタＱ、およびビ
ット線ＢＬｎとデータ線ＤＢ１との間に接続さｎ７ｃ）
ランスファゲート用トランジスタＱ６とがオンとされる
。し九がって、アドレスＥ２ＦＥおよびＥ２ＦＦのメモ
リセルのデータが読み出されてそｎぞｎデータ線ＤＢ、
およびＤＢｌに転送される。この時、コラムデコーダユ
ニットＣＤＵｎ−，を選択し次コラムアドレスＦＥによ
って付加的コラムデコーダユニットＣＤ Ｕｎ＋ ｚも
選択されている。但し、コラムデコーダユニツ） ＣＤ
Ｕｎ＋ １が制御するトランスファゲート用トランジ
スタはメモリセルアレイ４のビット線ＢＬ、およびＢＬ
ｌとデータ線ＤＢ、およびＤＢ、との間にそｎぞれ接続
されたＱ７およびＱ８となる。一方、前述のようにメモ
リセルアレイ３のワード線ｗＬｍが選択されると同時に
アドレスインクリメント回路８にょシメモリセルアレイ
４のワード線ＷＬｍ＋１ が選択さｎている。こｎによ
り、アドレスＥ３００およびＥ３０１のメモリセルのデ
ータが読み出さｎ−ｆ：ｎぞｎデータ線ＤＢ、およびＤ
Ｂ、を介してシフトレジスタ１２に転送される。したが
って、該シフトレジスタ１２には連続する４つのアドレ
スＥ２Ｆ２゜Ｅ２ＦＦ、Ｅ３００．Ｅ３０１Ｏメ−ｅ：
リセルノデータが並列的に入力される。
さらに、例えばメモリセルアレイ４のワード線ＷＬｍ＋
１ およびコラムデコーダユニットＣＤ Ｕｎ−ｓが選
択され、、かつコラムアドレスビットＡ４ カ” １
”であるものとする。この時には、メモリセルアレイ４
のビット線ＢＬｎ−，およびＢＬｎ がそｎぞｎトラ
ンジスメＱ＊−Ｑ＋。によってデータ線ＤＢ０およびＤ
Ｂ、に接続さ２′Ｌ１こｎらのデータ線ＤＢＯおよびＤ
Ｂ ｔにそｎＡ：ｎ ７ドｔ／ＸＥ３ＦＥおよびＥ３
ＦＦのメモリセルのデータが出力される。ま九、この時
付加的コラムデータユニッｈｃＤＵｎ＋ｔが選択さｎか
つアドレスビットＡ８が１１１であるから、メモリセル
アレイ３のピッ）線ＢＩ、０およびＢＬ、がそオｔ（Ｊ
′ｔ′ＬトランジスタＱＩＩＩＱＩ□によってデータ線
ＤＢ、およびＤＢ、に接続される。そしてメモリセルア
レイ３においてはワード線ＷＬｍ＋２が選択されている
から、アドレスＥ４００およびＥ４０１のメモリセルか
らのデータがそｎＡ：ｎデータ線ＤＢ。
１ およびコラムデコーダユニットＣＤ Ｕｎ−ｓが選
択され、、かつコラムアドレスビットＡ４ カ” １
”であるものとする。この時には、メモリセルアレイ４
のビット線ＢＬｎ−，およびＢＬｎ がそｎぞｎトラ
ンジスメＱ＊−Ｑ＋。によってデータ線ＤＢ０およびＤ
Ｂ、に接続さ２′Ｌ１こｎらのデータ線ＤＢＯおよびＤ
Ｂ ｔにそｎＡ：ｎ ７ドｔ／ＸＥ３ＦＥおよびＥ３
ＦＦのメモリセルのデータが出力される。ま九、この時
付加的コラムデータユニッｈｃＤＵｎ＋ｔが選択さｎか
つアドレスビットＡ８が１１１であるから、メモリセル
アレイ３のピッ）線ＢＩ、０およびＢＬ、がそオｔ（Ｊ
′ｔ′ＬトランジスタＱＩＩＩＱＩ□によってデータ線
ＤＢ、およびＤＢ、に接続される。そしてメモリセルア
レイ３においてはワード線ＷＬｍ＋２が選択されている
から、アドレスＥ４００およびＥ４０１のメモリセルか
らのデータがそｎＡ：ｎデータ線ＤＢ。
およヒＤＢｓ ｔ−介してシフトレジスタ１２に転送さ
れる。し九がって、シフトレジスタ１２には連続する４
つのアドレスＥ３ＦＥ、Ｅ３ＦＦ、Ｅ４００゜Ｅ４０１
のメモリセルからの読み出しデータが並列的に入力され
る。このようにして、第３図の構成においてはいずｎの
ワード線およびコラムが指定さ：ｒｔた場合にも該指定
番地から連続する４ビツトのデータを順次読み出すこと
が可能となる。
れる。し九がって、シフトレジスタ１２には連続する４
つのアドレスＥ３ＦＥ、Ｅ３ＦＦ、Ｅ４００゜Ｅ４０１
のメモリセルからの読み出しデータが並列的に入力され
る。このようにして、第３図の構成においてはいずｎの
ワード線およびコラムが指定さ：ｒｔた場合にも該指定
番地から連続する４ビツトのデータを順次読み出すこと
が可能となる。
（発明の効果）
このように、本発明によｎば１つのアドレス入力によシ
該アドレスから複数アドレス分のデータを自動的かつ連
続的にアクセスすることが可能となシ、かついすｎのア
ドレスが指定された。場合にも連続的にアクセスが行な
わｎ、命令コード等の連続するデータの読出しまたは書
込み動作を高速度で行なうことが可能となる。また、命
令；−ド等を読出す場合におけるアクセス手１誤が簡略
化され、コンピュータシステム等の処理手順を単純化す
ることが可能となる。
該アドレスから複数アドレス分のデータを自動的かつ連
続的にアクセスすることが可能となシ、かついすｎのア
ドレスが指定された。場合にも連続的にアクセスが行な
わｎ、命令コード等の連続するデータの読出しまたは書
込み動作を高速度で行なうことが可能となる。また、命
令；−ド等を読出す場合におけるアクセス手１誤が簡略
化され、コンピュータシステム等の処理手順を単純化す
ることが可能となる。
第１図は本発明の１実施例に係わる半導体記憶装置の概
略の構成を示すブロック回路図、第２図はおよび第３図
はそｎｕｎ第１図の装置の動作を説明する九めの波形図
、第４図は第１図の記憶装置の詳細を示す部分的ブロッ
ク回路図、第５図は従来形のコンピュータシステムを示
す概略的ブロック回路図、第６因は第５図のシステムに
おける命令コード等の記憶状ａｔ−示す説明図、そして
第７図は’Ｆ４ Ｆ’ Ｃ’；’Ｊのシステムの動作を
示す波形臼であるＯ １：マイクロプロセツサ、２：ランダムアクセスメモリ
、２−１． ・・・・・・、２−８：メモリチップ、３
、４：メモリセルアレイ、５．６：ワードデコーダ、７
，８ニアドレスインクリメント回路、９：コラムデコー
ダ、１０，１１：ビット線選択回路、１２：シフトレジ
スタ。
略の構成を示すブロック回路図、第２図はおよび第３図
はそｎｕｎ第１図の装置の動作を説明する九めの波形図
、第４図は第１図の記憶装置の詳細を示す部分的ブロッ
ク回路図、第５図は従来形のコンピュータシステムを示
す概略的ブロック回路図、第６因は第５図のシステムに
おける命令コード等の記憶状ａｔ−示す説明図、そして
第７図は’Ｆ４ Ｆ’ Ｃ’；’Ｊのシステムの動作を
示す波形臼であるＯ １：マイクロプロセツサ、２：ランダムアクセスメモリ
、２−１． ・・・・・・、２−８：メモリチップ、３
、４：メモリセルアレイ、５．６：ワードデコーダ、７
，８ニアドレスインクリメント回路、９：コラムデコー
ダ、１０，１１：ビット線選択回路、１２：シフトレジ
スタ。
Claims (1)
- 【特許請求の範囲】 １、外部クロック信号に同期してアドレス信号を取り込
み、該アドレス信号に対応する任意の番地のデータ読出
しまたは書込み動作を行なった後、前記クロック信号と
は別の外部クロック信号を繰返し変化させることにより
、前記番地の後に順次続く番地に対し、データ読出しま
たは書込み動作を前記繰返し変化に対応して順次行なう
ようにしたことを特徴とする半導体記憶装置。 ２、ワードアドレスおよびコラムアドレスが各各ローア
ドレスストローブ信号およびコラムアドレスストローブ
信号の印加に応じて取り込まれ、該ワードアドレスおよ
びコラムアドレスで指定される番地のデータ読出しまた
は書込みが行なわれると共に、以後コラムアドレススト
ローブ信号を順次再印加することにより前記番地の後に
順次続く番地のデータ読出しまたは書込みが順次行なわ
れることを特徴とする半導体記憶装。 ３、複数のセルブロックに分割されたメモリセルアレイ
、該メモリセルアレイの各セルブロック対応に設けられ
たワードデコーダ、およびアドレスインクリメント回路
を有し、該メモリセルアレイのあるセルブロック内のワ
ード線を指定するワードアドレスが入力されたとき、該
セルブロックに対応するワードデコーダには該ワードア
ドレスがそのまま入力され、他のワードデコーダには該
ワードアドレスをインクリメントしたワードアドレスが
入力されることを特徴とする半導体記憶装置。 ４、複数のセルブロックに分割されたメモリセルアレイ
、複数のデータバス、各セルブロックに各コラム対応に
設けられ各々入力コラムアドレスに応じて１つのセルブ
ロックにおいて該入力コラムアドレスに対応するビット
線から順次複数本のビット線を各データバスに接続する
コラムデコーダユニット、およびコラムの一端部の複数
のコラムアドレスに対して前記コラムデコーダユニット
と重複して設けられた付加的コラムデコーダユニットで
あって、該付加的コラムデコーダユニットは同一の入力
コラムアドレスに応じて重複する前記コラムデコーダユ
ニットによりデータバスに接続されたビット線の属する
セルブロックと別のセルブロックに属しコラム他端部に
対応する単数または複数のビット線を残余のデータバス
に順次接続することを特徴とする半導体記憶装置。 ５、複数のセルブロックに分割されたメモリセルアレイ
、該メモリセルアレイの各セルブロック対応に設けられ
たワードデコーダ、該メモリセルアレイのあるセルブロ
ック内のワード線を指定するワードアドレスが入力され
たとき該セルブロックに対応するワードデコーダには該
ワードアドレスをそのまま入力し他のワードデコーダに
は該ワードアドレスをインクリメントしたワードアドレ
スを入力するアドレスインクリメント回路、複数のデー
タバス、各セルブロックに共通に各コラム対応に設けら
れ各入力コラムアドレスに応じて１つのセルブロックに
おいて該入力コラムアドレスに対応するビット線から順
次複数本のビット線を各データバスに接続するコラムデ
コーダユニット、およびコラムの一端部の複数のコラム
アドレスに対して前記コラムデコーダユニットと重複し
て設けられた付加的コラムデコーダユニットであって、
該付加的コラムデコーダユニットは同一の入力コラムア
ドレスに応じて重複する前記コラムデコーダユニットに
よりデータバスに接続されたビット線の属するセルブロ
ックと別のセルブロックに属しコラム他端部に対応する
単数または複数のビット線を残余のデータバスに順次接
続することを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188891A JPS6167154A (ja) | 1984-09-11 | 1984-09-11 | 半導体記憶装置 |
| US06/775,018 US4773049A (en) | 1984-09-11 | 1985-09-11 | Semiconductor memory device having improved access time for continuously accessing data |
| KR858506630A KR920001327B1 (en) | 1984-09-11 | 1985-09-11 | Semiconductor memory device |
| EP85306464A EP0174845B1 (en) | 1984-09-11 | 1985-09-11 | Semiconductor memory device |
| DE8585306464T DE3586377T2 (de) | 1984-09-11 | 1985-09-11 | Halbleiterspeicheranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59188891A JPS6167154A (ja) | 1984-09-11 | 1984-09-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6167154A true JPS6167154A (ja) | 1986-04-07 |
| JPH0255878B2 JPH0255878B2 (ja) | 1990-11-28 |
Family
ID=16231689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59188891A Granted JPS6167154A (ja) | 1984-09-11 | 1984-09-11 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4773049A (ja) |
| EP (1) | EP0174845B1 (ja) |
| JP (1) | JPS6167154A (ja) |
| KR (1) | KR920001327B1 (ja) |
| DE (1) | DE3586377T2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202537A (ja) * | 1986-02-19 | 1987-09-07 | Hitachi Ltd | 半導体集積回路装置 |
| US5165039A (en) * | 1986-03-28 | 1992-11-17 | Texas Instruments Incorporated | Register file for bit slice processor with simultaneous accessing of plural memory array cells |
| JPS63225991A (ja) * | 1987-03-16 | 1988-09-20 | Hitachi Ltd | 半導体記憶装置 |
| JPS63266576A (ja) * | 1987-04-24 | 1988-11-02 | Hitachi Ltd | デイジタル信号処理装置 |
| KR970008786B1 (ko) * | 1987-11-02 | 1997-05-29 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 집적회로 |
| JPH01120660A (ja) * | 1987-11-04 | 1989-05-12 | Nec Corp | マイクロコンピュータ装置 |
| US4916670A (en) * | 1988-02-02 | 1990-04-10 | Fujitsu Limited | Semiconductor memory device having function of generating write signal internally |
| US5212780A (en) * | 1988-05-09 | 1993-05-18 | Microchip Technology Incorporated | System for single cycle transfer of unmodified data to a next sequentially higher address in a semiconductor memory |
| US5051890A (en) * | 1988-09-29 | 1991-09-24 | Nec Corporation | Program/data memory employed in microcomputer system |
| DE59009411D1 (de) * | 1989-09-08 | 1995-08-24 | Siemens Ag | Schaltungsanordnung für Fernmeldevermittlungsanlagen, insbesondere Fernsprechvermittlungsanlagen, mit mittels Adressen ansteuerbaren Schaltelementen umfassenden Schalteinrichtungen. |
| US5247655A (en) * | 1989-11-07 | 1993-09-21 | Chips And Technologies, Inc. | Sleep mode refresh apparatus |
| US4985871A (en) * | 1989-11-13 | 1991-01-15 | Chips And Technologies, Inc. | Memory controller for using reserved dram addresses for expanded memory space |
| DE4114744C1 (ja) * | 1991-05-06 | 1992-05-27 | Siemens Ag, 8000 Muenchen, De | |
| JPH0589663A (ja) * | 1991-09-27 | 1993-04-09 | Mitsubishi Electric Corp | 半導体記憶装置およびその出力制御方法 |
| US5363337A (en) * | 1992-07-15 | 1994-11-08 | Micron Technology, Inc. | Integrated circuit memory with variable addressing of memory cells |
| JP3096362B2 (ja) * | 1992-10-26 | 2000-10-10 | 沖電気工業株式会社 | シリアルアクセスメモリ |
| JPH06149662A (ja) * | 1992-11-02 | 1994-05-31 | Toshiba Corp | Ｒｏｍバースト転送の連続読みだし拡大方式およびその方式を用いたｒｏｍ内蔵型マイクロコンピュータシステム |
| US5526316A (en) * | 1994-04-29 | 1996-06-11 | Winbond Electronics Corp. | Serial access memory device |
| US5442588A (en) * | 1994-08-16 | 1995-08-15 | Cirrus Logic, Inc. | Circuits and methods for refreshing a dual bank memory |
| US5506810A (en) * | 1994-08-16 | 1996-04-09 | Cirrus Logic, Inc. | Dual bank memory and systems using the same |
| JP3824689B2 (ja) * | 1995-09-05 | 2006-09-20 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| US5748559A (en) * | 1996-01-17 | 1998-05-05 | Cypress Semiconductor Corporation | Circuit for high speed serial programming of programmable logic devices |
| US6034921A (en) * | 1997-11-26 | 2000-03-07 | Motorola, Inc. | Method, apparatus, pager, and cellular telephone for accessing information from a memory unit utilizing a sequential select unit |
| US7893772B1 (en) | 2007-12-03 | 2011-02-22 | Cypress Semiconductor Corporation | System and method of loading a programmable counter |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4044339A (en) * | 1975-12-15 | 1977-08-23 | Honeywell Inc. | Block oriented random access memory |
| US4321695A (en) * | 1979-11-23 | 1982-03-23 | Texas Instruments Incorporated | High speed serial access semiconductor memory with fault tolerant feature |
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