JPH07248962A - ランダムアクセスメモリのメモリチップ拡張制御方法及び装置 - Google Patents
ランダムアクセスメモリのメモリチップ拡張制御方法及び装置Info
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- JPH07248962A JPH07248962A JP7032930A JP3293095A JPH07248962A JP H07248962 A JPH07248962 A JP H07248962A JP 7032930 A JP7032930 A JP 7032930A JP 3293095 A JP3293095 A JP 3293095A JP H07248962 A JPH07248962 A JP H07248962A
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- 238000001514 detection method Methods 0.000 claims description 61
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- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
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- G11C8/06—Address interface arrangements, e.g. address buffers
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- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
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Abstract
(57)【要約】
【目的】 ランダムブロックアクセスメモリにおいて、
ブロックデータがマスタチップからスレーブチップまで
拡張されるときに、自動的にスレーブチップをアクティ
ブして連続するブロックにデータをアクセスする。 【構成】 一つのチップをマスタチップとして、そのチ
ップのオーバーフローを検出して、マスタチップに隣接
するスレーブチップに続ける。
ブロックデータがマスタチップからスレーブチップまで
拡張されるときに、自動的にスレーブチップをアクティ
ブして連続するブロックにデータをアクセスする。 【構成】 一つのチップをマスタチップとして、そのチ
ップのオーバーフローを検出して、マスタチップに隣接
するスレーブチップに続ける。
Description
【０００１】
【産業上の利用分野】本発明は、ランダムにブロック単
位にデータをアクセスするランダムブロックアクセスメ
モリ（Ｒａｎｄｏｍ Ｂｌｏｃｋ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）において、メモリのチップを拡張するメモリ
チップ拡張制御方法及び装置に関するものである。
位にデータをアクセスするランダムブロックアクセスメ
モリ（Ｒａｎｄｏｍ Ｂｌｏｃｋ Ａｃｃｅｓｓ Ｍｅ
ｍｏｒｙ）において、メモリのチップを拡張するメモリ
チップ拡張制御方法及び装置に関するものである。
【０００２】
【従来の技術】一般に、ＤＲＡＭ及びＳＲＡＭにおい
て、ランダムにビット単位にデータをアクセスするラン
ダムビットアクセス方法は、メモリチップの拡張に特別
の制約がない。しかし、ランダムにブロック単位にデー
タをアクセスするランダムブロックアクセス方法は、メ
モリチップの拡張に多くの制約が加わる。
て、ランダムにビット単位にデータをアクセスするラン
ダムビットアクセス方法は、メモリチップの拡張に特別
の制約がない。しかし、ランダムにブロック単位にデー
タをアクセスするランダムブロックアクセス方法は、メ
モリチップの拡張に多くの制約が加わる。
【０００３】図１は、従来のランダムブロックアクセス
メモリのメモリチップ拡張装置の構成図であり、図２
は、従来のブロックデータアクセス時のメモリデッドゾ
ーン（Ｍｅｍｏｒｙ Ｄｅａｄ Ｚｏｎｅ）を示すメモ
リマップ図である。
メモリのメモリチップ拡張装置の構成図であり、図２
は、従来のブロックデータアクセス時のメモリデッドゾ
ーン（Ｍｅｍｏｒｙ Ｄｅａｄ Ｚｏｎｅ）を示すメモ
リマップ図である。
【０００４】従来のランダムブロックアクセスメモリの
メモリチップ拡張装置は、図１に示すように、システム
のアドレスバスに拡張される複数のメモリチップ１、
２、３のアドレス入力端子ＡＩを接続させ、システムの
チップイネーブル信号入力ピンに拡張される複数のメモ
リチップ１、２、３のチップイネーブル信号入力端子Ｃ
Ｅを接続させ、システムのデータバスに拡張される複数
のメモリチップ１、２、３のデータ入出力端子ＤＩ／Ｏ
を接続させて構成する。
メモリチップ拡張装置は、図１に示すように、システム
のアドレスバスに拡張される複数のメモリチップ１、
２、３のアドレス入力端子ＡＩを接続させ、システムの
チップイネーブル信号入力ピンに拡張される複数のメモ
リチップ１、２、３のチップイネーブル信号入力端子Ｃ
Ｅを接続させ、システムのデータバスに拡張される複数
のメモリチップ１、２、３のデータ入出力端子ＤＩ／Ｏ
を接続させて構成する。
【０００５】システムにおいてアクセスするためにメモ
リチップを選択しようとするとき、選択しようとするメ
モリチップへチップイネーブル信号を出力する。それに
よりアクセスしようとするメモリチップがイネーブルさ
れ、アドレスバスを通じて入力されるアドレスに従って
データがアクセスされ、そのアクセスされたデータがデ
ータ入出力端子ＤＩ／Ｏを介してデータバスに出力され
る。
リチップを選択しようとするとき、選択しようとするメ
モリチップへチップイネーブル信号を出力する。それに
よりアクセスしようとするメモリチップがイネーブルさ
れ、アドレスバスを通じて入力されるアドレスに従って
データがアクセスされ、そのアクセスされたデータがデ
ータ入出力端子ＤＩ／Ｏを介してデータバスに出力され
る。
【０００６】ところが、ランダムブロックアクセス方法
によりメモリがアクセスされるので、図２に示すよう
に、メモリチップの最終エッジのセルにメモリデッドゾ
ーンが形成される。このメモリデッドゾーンによってブ
ロック開始アドレスがブロックサイズと等しいかそれよ
り小さい数に制限される。すなわち、実際の開始アドレ
スは、メモリの最終エッジでブロックサイズより小さい
数のアドレスのみが許容され、これよりも大きいアドレ
スは無視される。例えば、１６×１６ブロックサイズの
装置でアクセスされる場合には、実際の開始アドレスと
して１６のブロックサイズより小さい値のアドレス（Ｎ
−１６，Ｍ−１６）のみが許容され、これよりも大きい
アドレスは無視される。従って、１６のブロックサイズ
より大きいアドレス値のメモリチップの最後のエッジセ
ルにデッドゾーンが形成される。
によりメモリがアクセスされるので、図２に示すよう
に、メモリチップの最終エッジのセルにメモリデッドゾ
ーンが形成される。このメモリデッドゾーンによってブ
ロック開始アドレスがブロックサイズと等しいかそれよ
り小さい数に制限される。すなわち、実際の開始アドレ
スは、メモリの最終エッジでブロックサイズより小さい
数のアドレスのみが許容され、これよりも大きいアドレ
スは無視される。例えば、１６×１６ブロックサイズの
装置でアクセスされる場合には、実際の開始アドレスと
して１６のブロックサイズより小さい値のアドレス（Ｎ
−１６，Ｍ−１６）のみが許容され、これよりも大きい
アドレスは無視される。従って、１６のブロックサイズ
より大きいアドレス値のメモリチップの最後のエッジセ
ルにデッドゾーンが形成される。
【０００７】言い替えれば、ランダムブロックアクセス
メモリ用に拡張されたブロックアクセスメモリチップに
おいては、チップとチップとが連結される領域において
ブロックが連続的でないので、第１番目のチップ内で最
後のアクセスできるブロックデータが第１の開始アドレ
スでアドレスされた後に第２番目のメモリチップの開始
のアクセスできるブロックデータは第２開始アドレスで
アドレスされなければならない。そのため、第１のメモ
リチップのＸ，Ｙ方向のエッジのセルにデッドゾーンが
発生してメモリチップの界面において連続してアクセス
することが出来ないという問題点があった。
メモリ用に拡張されたブロックアクセスメモリチップに
おいては、チップとチップとが連結される領域において
ブロックが連続的でないので、第１番目のチップ内で最
後のアクセスできるブロックデータが第１の開始アドレ
スでアドレスされた後に第２番目のメモリチップの開始
のアクセスできるブロックデータは第２開始アドレスで
アドレスされなければならない。そのため、第１のメモ
リチップのＸ，Ｙ方向のエッジのセルにデッドゾーンが
発生してメモリチップの界面において連続してアクセス
することが出来ないという問題点があった。
【０００８】
【発明が解決しようとする課題】本発明の目的は、上記
従来の問題点を解決するためになされたもので、ランダ
ムブロックアクセスメモリにおいて、ブロックデータが
マスタチップからスレーブチップへ拡張されるときに、
自動的にスレーブチップをアクティブにして連続的にブ
ロックのデータをアクセスすることができるようにし
て、１つのチップでデータを連続的にアクセスするよう
な効果を得ることが出来るようにしたメモリチップ拡張
制御方法及び装置を提供することにある。
従来の問題点を解決するためになされたもので、ランダ
ムブロックアクセスメモリにおいて、ブロックデータが
マスタチップからスレーブチップへ拡張されるときに、
自動的にスレーブチップをアクティブにして連続的にブ
ロックのデータをアクセスすることができるようにし
て、１つのチップでデータを連続的にアクセスするよう
な効果を得ることが出来るようにしたメモリチップ拡張
制御方法及び装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、開始アドレスが入力でマスタチッ
プとスレーブチップとを設定するステップと、オーバー
フローが発生するときまで、前記開始アドレスと状態ポ
インタ値とを用いて開始アドレスに対応するマスタチッ
プのブロックのデータにアクセスするステップと、オー
バーフローが発生すると、オーバーフローが発生した方
向を判断し、その方向のスレーブチップにアクセス権を
移転するステップと、前記開始アドレスと状態ポインタ
値とを用いてアクセス権を移転されたスレーブチップの
残りブロックのデータへ、アクセスの完了時までアクセ
スするステップと、前記スレーブチップの残りブロック
へのデータのアクセスが完了すると、マスタチップにア
クセス権を移転するステップとにより行われる。
に、本発明によれば、開始アドレスが入力でマスタチッ
プとスレーブチップとを設定するステップと、オーバー
フローが発生するときまで、前記開始アドレスと状態ポ
インタ値とを用いて開始アドレスに対応するマスタチッ
プのブロックのデータにアクセスするステップと、オー
バーフローが発生すると、オーバーフローが発生した方
向を判断し、その方向のスレーブチップにアクセス権を
移転するステップと、前記開始アドレスと状態ポインタ
値とを用いてアクセス権を移転されたスレーブチップの
残りブロックのデータへ、アクセスの完了時までアクセ
スするステップと、前記スレーブチップの残りブロック
へのデータのアクセスが完了すると、マスタチップにア
クセス権を移転するステップとにより行われる。
【００１０】入力される開始アドレスに同期してそのア
ドレスを出力するために、一時的にそのアドレスを格納
するアドレス格納手段と、前記アドレス格納手段から出
力される開始アドレスと外部から入力されるチップ拡張
信号とに基づいて、マスタチップであるかスレーブチッ
プであるかを検出するマスタ／スレーブ検出手段と、前
記マスタ／スレーブ検出手段から出力される信号に応じ
て前記アドレス格納手段からの開始アドレスと、外部か
ら入力されるチップ拡張信号と、マスタチップから出力
されるアドレスオーバーフロー入力信号とに基づいて、
スレーブチップのアクセスを制御するスレーブアクセス
制御手段と、前記マスタ／スレーブ検出手段とスレーブ
アクセス制御手段とから出力される信号に基づいて、前
記アドレス格納手段から出力される開始アドレスと外部
から入力されるクロックとを用いて、内部でメモリアク
セスに用いられる内部アドレスを発生する内部アドレス
発生手段と、前記外部から入力されるクロックを用いて
状態ポインタ値を発生し、前記アドレス格納手段と前記
内部アドレス発生手段とを制御する状態ポインタ値発生
手段と、前記状態ポインタ値発生手段から出力される状
態ポインタ値に基づいて、マスタチップにアクセス権を
移転させるように制御するマスタリターン手段と、前記
マスタリターン手段から出力される信号に基づいて、前
記内部アドレス発生手段から出力されるアドレスを用い
てアドレスのオーバーフローを検出し、スレーブチップ
にアドレスオーバーフロー信号を出力するアドレスオー
バーフロー検出手段とを有することを特徴とする。
ドレスを出力するために、一時的にそのアドレスを格納
するアドレス格納手段と、前記アドレス格納手段から出
力される開始アドレスと外部から入力されるチップ拡張
信号とに基づいて、マスタチップであるかスレーブチッ
プであるかを検出するマスタ／スレーブ検出手段と、前
記マスタ／スレーブ検出手段から出力される信号に応じ
て前記アドレス格納手段からの開始アドレスと、外部か
ら入力されるチップ拡張信号と、マスタチップから出力
されるアドレスオーバーフロー入力信号とに基づいて、
スレーブチップのアクセスを制御するスレーブアクセス
制御手段と、前記マスタ／スレーブ検出手段とスレーブ
アクセス制御手段とから出力される信号に基づいて、前
記アドレス格納手段から出力される開始アドレスと外部
から入力されるクロックとを用いて、内部でメモリアク
セスに用いられる内部アドレスを発生する内部アドレス
発生手段と、前記外部から入力されるクロックを用いて
状態ポインタ値を発生し、前記アドレス格納手段と前記
内部アドレス発生手段とを制御する状態ポインタ値発生
手段と、前記状態ポインタ値発生手段から出力される状
態ポインタ値に基づいて、マスタチップにアクセス権を
移転させるように制御するマスタリターン手段と、前記
マスタリターン手段から出力される信号に基づいて、前
記内部アドレス発生手段から出力されるアドレスを用い
てアドレスのオーバーフローを検出し、スレーブチップ
にアドレスオーバーフロー信号を出力するアドレスオー
バーフロー検出手段とを有することを特徴とする。
【００１１】
【実施例】以下、添付された図面を参照して本発明の実
施例を詳細に説明する。図３は本発明が適用されたメモ
リチップの拡張状態を示すブロック図である。本発明を
適用してメモリチップを拡張すれば、図３に示すよう
に、隣接する４つのメモリチップ１１、１２、１３、１
４を１つの連結単位としてそれぞれのアドレス入力端子
ＡＩに同一のアドレスバスが連結され、それぞれのデー
タ入出力端子ＤＩ／Ｏに同一のデータバスが連結され
る。
施例を詳細に説明する。図３は本発明が適用されたメモ
リチップの拡張状態を示すブロック図である。本発明を
適用してメモリチップを拡張すれば、図３に示すよう
に、隣接する４つのメモリチップ１１、１２、１３、１
４を１つの連結単位としてそれぞれのアドレス入力端子
ＡＩに同一のアドレスバスが連結され、それぞれのデー
タ入出力端子ＤＩ／Ｏに同一のデータバスが連結され
る。
【００１２】なお、チップ拡張フラグであるチップ拡張
信号ＣＥＸＰを各チップに入力させるピンは、イネーブ
ルされるべきメモリチップを選択するために、用いられ
る全体のメモリチップの数（ｎ）だけのバスサイズに構
成され、それぞれのチップを独立に制御することが出来
るように、それぞれ独立されたバスが連結される。
信号ＣＥＸＰを各チップに入力させるピンは、イネーブ
ルされるべきメモリチップを選択するために、用いられ
る全体のメモリチップの数（ｎ）だけのバスサイズに構
成され、それぞれのチップを独立に制御することが出来
るように、それぞれ独立されたバスが連結される。
【００１３】そして、各メモリチップ１１、１２、１
３、１４から出力される各方向のアドレスオーバーフロ
ー信号ＡＯＦＸ，ＡＯＦＹ，ＡＯＦＸＹは該当する各方
向のメモリチップのアドレスオーバーフロー入力信号Ａ
ＯＦＩ端子に連結される。
３、１４から出力される各方向のアドレスオーバーフロ
ー信号ＡＯＦＸ，ＡＯＦＹ，ＡＯＦＸＹは該当する各方
向のメモリチップのアドレスオーバーフロー入力信号Ａ
ＯＦＩ端子に連結される。
【００１４】即ち、基準メモリチップが第１番目のメモ
リチップ１１である場合には、Ｘ方向アドレスオーバー
フロー信号ＡＯＦＸは第４番目のメモリチップ１４のア
ドレスオーバーフロー入力信号ＡＯＦＩ端子に連結さ
れ、Ｙ方向アドレスオーバーフロー信号ＡＯＦＹは第３
番目のメモリチップのアドレスオーバーフロー入力信号
ＡＯＦＩ端子に連結され、ＸＹ方向のアドレスオーバー
フロー信号ＡＯＦＸＹは第２番目のメモリチップ１２の
アドレスオーバーフロー入力信号ＡＯＦＩ端子に連結さ
れる。なお、基準メモリチップが第２番目、第３番目、
第４番目のメモリチップ１２、１３、１４である場合に
は、それぞれのＸ方向、Ｙ方向及びＸＹ方向のアドレス
オーバーフロー信号ＡＯＦＸ，ＡＯＦＹ，ＡＯＦＸＹは
それぞれ対応するメモリチップのアドレスオーバーフロ
ー入力端子ＡＯＦＩに連結される。
リチップ１１である場合には、Ｘ方向アドレスオーバー
フロー信号ＡＯＦＸは第４番目のメモリチップ１４のア
ドレスオーバーフロー入力信号ＡＯＦＩ端子に連結さ
れ、Ｙ方向アドレスオーバーフロー信号ＡＯＦＹは第３
番目のメモリチップのアドレスオーバーフロー入力信号
ＡＯＦＩ端子に連結され、ＸＹ方向のアドレスオーバー
フロー信号ＡＯＦＸＹは第２番目のメモリチップ１２の
アドレスオーバーフロー入力信号ＡＯＦＩ端子に連結さ
れる。なお、基準メモリチップが第２番目、第３番目、
第４番目のメモリチップ１２、１３、１４である場合に
は、それぞれのＸ方向、Ｙ方向及びＸＹ方向のアドレス
オーバーフロー信号ＡＯＦＸ，ＡＯＦＹ，ＡＯＦＸＹは
それぞれ対応するメモリチップのアドレスオーバーフロ
ー入力端子ＡＯＦＩに連結される。
【００１５】上記のような形態により、各方向のアドレ
スオーバーフロー信号ＡＯＦＸ，ＡＯＦＹ，ＡＯＦＸＹ
をそれぞれ対応するメモリチップのアドレスオーバーフ
ロー入力信号ＡＯＦＩ端子に連結してメモリチップを拡
張することが出来る。
スオーバーフロー信号ＡＯＦＸ，ＡＯＦＹ，ＡＯＦＸＹ
をそれぞれ対応するメモリチップのアドレスオーバーフ
ロー入力信号ＡＯＦＩ端子に連結してメモリチップを拡
張することが出来る。
【００１６】図４は、本発明によるメモリチップ拡張制
御方法のフローチャートである。本発明によるメモリチ
ップ拡張制御方法を図４を参照して説明すると、次の通
りである。
御方法のフローチャートである。本発明によるメモリチ
ップ拡張制御方法を図４を参照して説明すると、次の通
りである。
【００１７】まず、開始アドレスが入力されるかどうか
を調べる（ステップ２１）。その結果、開始アドレスが
入力されたら、その開始アドレスに相当するメモリチッ
プを基準メモリチップであるマスタチップとし、そのマ
スタチップに該当するメモリチップに隣接するＸ，Ｙ，
ＸＹ方向のメモリチップをスレーブチップに設定する
（ステップ２２）。マスタチップ及びスレーブチップを
設定した後、開始アドレスと状態ポインタ値とを用いて
マスタチップのアクセスされるブロックのアドレスを発
生する（ステップ２３）。外部からはブロックの開始ア
ドレスだけが入力されるので、ブロック内のアクセスす
べきデータに該当するアドレスを発生させなければなら
ないからである。
を調べる（ステップ２１）。その結果、開始アドレスが
入力されたら、その開始アドレスに相当するメモリチッ
プを基準メモリチップであるマスタチップとし、そのマ
スタチップに該当するメモリチップに隣接するＸ，Ｙ，
ＸＹ方向のメモリチップをスレーブチップに設定する
（ステップ２２）。マスタチップ及びスレーブチップを
設定した後、開始アドレスと状態ポインタ値とを用いて
マスタチップのアクセスされるブロックのアドレスを発
生する（ステップ２３）。外部からはブロックの開始ア
ドレスだけが入力されるので、ブロック内のアクセスす
べきデータに該当するアドレスを発生させなければなら
ないからである。
【００１８】そのため、Ｘ，Ｙ方向のＸ，Ｙ状態ポイン
タ値を増加させながら、Ｘ，Ｙアドレスをその最初のア
ドレスから増加させてアクセスすべきブロックのアドレ
スを発生する。例えば、ブロックのサイズが１６×１６
である場合、アドレスを発生する過程を説明すると、以
下の通りである。ブロックのサイズが１６×１６である
ので、Ｘ，Ｙ方向にＸ，Ｙアドレスをそれぞれ１６個ず
つ発生させなければならない。このため、入力されるク
ロックに応じて、Ｘ，Ｙ状態ポインタ値を「０」から
「１５」まで「１」ずつ増加させながら、Ｘ，Ｙアドレ
スを「１」ずつ増加させる。
タ値を増加させながら、Ｘ，Ｙアドレスをその最初のア
ドレスから増加させてアクセスすべきブロックのアドレ
スを発生する。例えば、ブロックのサイズが１６×１６
である場合、アドレスを発生する過程を説明すると、以
下の通りである。ブロックのサイズが１６×１６である
ので、Ｘ，Ｙ方向にＸ，Ｙアドレスをそれぞれ１６個ず
つ発生させなければならない。このため、入力されるク
ロックに応じて、Ｘ，Ｙ状態ポインタ値を「０」から
「１５」まで「１」ずつ増加させながら、Ｘ，Ｙアドレ
スを「１」ずつ増加させる。
【００１９】即ち、クロックが１つ入力される毎に、Ｙ
状態ポインタ値を「０」から「１」ずつ増加させ、Ｙ状
態ポインタ値が「１５」となると、即ちクロックが１６
個入力されると、Ｘ状態ポインタ値を「１」増加させ、
再びＹ状態ポインタ値を「０」から「１５」まで「１」
ずつ増加させることを繰り返す。
状態ポインタ値を「０」から「１」ずつ増加させ、Ｙ状
態ポインタ値が「１５」となると、即ちクロックが１６
個入力されると、Ｘ状態ポインタ値を「１」増加させ、
再びＹ状態ポインタ値を「０」から「１５」まで「１」
ずつ増加させることを繰り返す。
【００２０】上記のように、Ｘ，Ｙ状態ポインタ値が増
加させられると、Ｘ，Ｙアドレスが「１」ずつ増加す
る。即ち、クロックが１個入力される毎に、開始Ｙアド
レスは「１」ずつ増加させられ、クロックが１６個入力
されると、Ｘアドレスを「１」増加させ、再びクロック
の入力に応じてＹアドレスを「１」ずつ増加させる。
加させられると、Ｘ，Ｙアドレスが「１」ずつ増加す
る。即ち、クロックが１個入力される毎に、開始Ｙアド
レスは「１」ずつ増加させられ、クロックが１６個入力
されると、Ｘアドレスを「１」増加させ、再びクロック
の入力に応じてＹアドレスを「１」ずつ増加させる。
【００２１】Ｘ，Ｙ状態ポインタ値が共に「１５」とな
ると、即ち、クロックが「２５６」個入力されると、１
つのブロックのＸ，Ｙアドレスを全部発生することにな
る。従って、そのブロック内で発生されたＸ，Ｙアドレ
スに該当する全データをアクセスすることが出来る。
ると、即ち、クロックが「２５６」個入力されると、１
つのブロックのＸ，Ｙアドレスを全部発生することにな
る。従って、そのブロック内で発生されたＸ，Ｙアドレ
スに該当する全データをアクセスすることが出来る。
【００２２】開始アドレスに該当するブロックのアドレ
スを発生させたとき、オーバーフローが発生するかどう
かを検出する（ステップ２４）。オーバーフローは、発
生されたアドレスがスレーブチップの所望の１つのデー
タがアクセスされるべきことを示す。
スを発生させたとき、オーバーフローが発生するかどう
かを検出する（ステップ２４）。オーバーフローは、発
生されたアドレスがスレーブチップの所望の１つのデー
タがアクセスされるべきことを示す。
【００２３】検出結果、オーバーフローが発生しない
と、マスタチップの発生されたアドレスに相当するブロ
ックの位置からデータがアクセスされる。該当ブロック
のデータアクセスが全て完了されたかどうかを検出し、
完了されたら、終了する（ステップ２５、２６）。な
お、データアクセスが完了されなかったら、再びアドレ
スを発生するステップ（ステップ２３）に進む。該当ブ
ロックのデータアクセスの完了可否は状態ポインタ値と
ブロックサイズとを比較するとわかる。即ち、状態ポイ
ンタ値とブロックサイズとが同じであると、該当ブロッ
クのデータアクセスが完了されたことを意味する。
と、マスタチップの発生されたアドレスに相当するブロ
ックの位置からデータがアクセスされる。該当ブロック
のデータアクセスが全て完了されたかどうかを検出し、
完了されたら、終了する（ステップ２５、２６）。な
お、データアクセスが完了されなかったら、再びアドレ
スを発生するステップ（ステップ２３）に進む。該当ブ
ロックのデータアクセスの完了可否は状態ポインタ値と
ブロックサイズとを比較するとわかる。即ち、状態ポイ
ンタ値とブロックサイズとが同じであると、該当ブロッ
クのデータアクセスが完了されたことを意味する。
【００２４】なお、オーバーフローの発生を検出する
と、オーバーフローが発生した方向を識別し、その識別
された方向に該当するスレーブチップの１つをイネーブ
ルさせる（ステップ２７、２８）。即ち、上記の判断結
果、オーバーフローが発生した方向がＸ方向である場合
には、マスタチップのＸ方向に該当するスレーブチップ
をイネーブルさせ、オーバーフローが発生した方向がＹ
方向である場合には、マスタチップのＹ方向に該当する
スレーブチップをイネーブルさせ、オーバーフローが発
生した方向がＸＹ方向である場合には、マスタチップの
ＸＹ方向に該当するスレーブチップをイネーブルさせ
る。アクセス権をイネーブルされたスレーブチップに移
転し、イネーブルされたスレーブチップのデータをアク
セスする（ステップ２９）。
と、オーバーフローが発生した方向を識別し、その識別
された方向に該当するスレーブチップの１つをイネーブ
ルさせる（ステップ２７、２８）。即ち、上記の判断結
果、オーバーフローが発生した方向がＸ方向である場合
には、マスタチップのＸ方向に該当するスレーブチップ
をイネーブルさせ、オーバーフローが発生した方向がＹ
方向である場合には、マスタチップのＹ方向に該当する
スレーブチップをイネーブルさせ、オーバーフローが発
生した方向がＸＹ方向である場合には、マスタチップの
ＸＹ方向に該当するスレーブチップをイネーブルさせ
る。アクセス権をイネーブルされたスレーブチップに移
転し、イネーブルされたスレーブチップのデータをアク
セスする（ステップ２９）。
【００２５】アクセス権の移転後、開始アドレスと状態
ポインタ値とを用いてスレーブチップの残りブロックに
該当するアドレスが発生される（ステップ３０）。マス
タチップでブロックのアドレスを発生させるために用い
られた状態ポインタ値を用い続けて、スレーブチップの
残りブロックに該当するアドレスを発生する。
ポインタ値とを用いてスレーブチップの残りブロックに
該当するアドレスが発生される（ステップ３０）。マス
タチップでブロックのアドレスを発生させるために用い
られた状態ポインタ値を用い続けて、スレーブチップの
残りブロックに該当するアドレスを発生する。
【００２６】ブロックサイズが１６×１６で、マスタチ
ップで１０個のＸアドレスを発生させた後オーバーフロ
ーが発生したとする、Ｘ方向のみにオーバーフローが発
生する場合を例にとって説明すると、次の通りである。
Ｘ方向に１０個のアドレスが発生すると、「１６０」個
のクロックが入力されたことになるので、Ｘ状態ポイン
タは「９」となり、残り「１０」から「１５」までスレ
ーブチップの該当ブロックのアドレスを発生させながら
増加することになる。
ップで１０個のＸアドレスを発生させた後オーバーフロ
ーが発生したとする、Ｘ方向のみにオーバーフローが発
生する場合を例にとって説明すると、次の通りである。
Ｘ方向に１０個のアドレスが発生すると、「１６０」個
のクロックが入力されたことになるので、Ｘ状態ポイン
タは「９」となり、残り「１０」から「１５」までスレ
ーブチップの該当ブロックのアドレスを発生させながら
増加することになる。
【００２７】即ち、Ｘ状態ポインタが「１０」となる
と、オーバーフローが発生したＸ方向のスレーブチップ
の該当するブロックのＸアドレスが「０」となる。そし
てＹ状態ポインタが「０」から「１５」へ増加し、Ｘ状
態ポインタが「１」増加されてＸ方向のスレーブチップ
のＸアドレスが「１」となる。
と、オーバーフローが発生したＸ方向のスレーブチップ
の該当するブロックのＸアドレスが「０」となる。そし
てＹ状態ポインタが「０」から「１５」へ増加し、Ｘ状
態ポインタが「１」増加されてＸ方向のスレーブチップ
のＸアドレスが「１」となる。
【００２８】上記のように、オーバーフローが発生した
後、Ｙ状態ポインタが「０」から「１５」まで増加され
ることを６回繰り返すと、即ち、クロックが「９６」個
発生すると、Ｘ状態ポインタとＹ状態ポインタが「１
５」となり、イネーブルされたスレーブチップの残り該
当ブロックのデータが全部アクセスされる。
後、Ｙ状態ポインタが「０」から「１５」まで増加され
ることを６回繰り返すと、即ち、クロックが「９６」個
発生すると、Ｘ状態ポインタとＹ状態ポインタが「１
５」となり、イネーブルされたスレーブチップの残り該
当ブロックのデータが全部アクセスされる。
【００２９】スレーブチップの残りブロックに該当する
アドレスを発生しながら、発生されたアドレスに該当す
るデータをアクセスする（ステップ３１）。発生された
アドレスに該当するデータをアクセスした後、スレーブ
チップの残りブロックに該当するデータを全てアクセス
したかを検出する（ステップ３２）。
アドレスを発生しながら、発生されたアドレスに該当す
るデータをアクセスする（ステップ３１）。発生された
アドレスに該当するデータをアクセスした後、スレーブ
チップの残りブロックに該当するデータを全てアクセス
したかを検出する（ステップ３２）。
【００３０】すなわち、オーバーフローが発生した方向
に沿って、Ｘ，Ｙ状態ポインタ値がどんな値であるかを
検出してブロックサイズに応じて、スレーブチップのデ
ータアクセスを完了したかを検出する。スレーブチップ
のデータアクセスが完了されると、マスタチップにアク
セス権を移転し、再びアドレスを発生させるステップ２
３に進む（ステップ３３）。逆にステップ３２で残りの
ブロックへのアクセスが完了していない場合、オペレー
ションはステップ３０にもどり、アクセスする残りのブ
ロックに対応したアドレスを発生する。
に沿って、Ｘ，Ｙ状態ポインタ値がどんな値であるかを
検出してブロックサイズに応じて、スレーブチップのデ
ータアクセスを完了したかを検出する。スレーブチップ
のデータアクセスが完了されると、マスタチップにアク
セス権を移転し、再びアドレスを発生させるステップ２
３に進む（ステップ３３）。逆にステップ３２で残りの
ブロックへのアクセスが完了していない場合、オペレー
ションはステップ３０にもどり、アクセスする残りのブ
ロックに対応したアドレスを発生する。
【００３１】図５は、本実施例によるメモリチップ拡張
制御装置の構成図である。本実施例によれば、メモリチ
ップを制御するためには、それぞれのメモリチップ内部
にメモリチップ拡張制御装置を設けて各メモリチップを
制御しなければならない。
制御装置の構成図である。本実施例によれば、メモリチ
ップを制御するためには、それぞれのメモリチップ内部
にメモリチップ拡張制御装置を設けて各メモリチップを
制御しなければならない。
【００３２】本発明によるメモリチップ拡張制御装置
は、図５に示すように、アドレス格納部４０と、内部ア
ドレス発生部５０と、アドレスオーバーフロー検出部６
０と、マスタ／スレーブ検出部７０と、状態ポインタ値
発生部８０と、マスタリターン部９０と、スレーブアク
セス制御部１００とからなる。
は、図５に示すように、アドレス格納部４０と、内部ア
ドレス発生部５０と、アドレスオーバーフロー検出部６
０と、マスタ／スレーブ検出部７０と、状態ポインタ値
発生部８０と、マスタリターン部９０と、スレーブアク
セス制御部１００とからなる。
【００３３】アドレス格納部４０は、アドレスバッファ
４１と、Ｘアドレスラッチ４２と、Ｙアドレスラッチ４
３とからなり、入力される開始アドレスを一時的に格納
し、その格納した開始アドレスと同期して出力する。
４１と、Ｘアドレスラッチ４２と、Ｙアドレスラッチ４
３とからなり、入力される開始アドレスを一時的に格納
し、その格納した開始アドレスと同期して出力する。
【００３４】アドレスバッファ４１は、入力された開始
アドレスをバッファリングしてＸアドレスラッチ４２と
Ｙアドレスラッチ４３とに出力する。
アドレスをバッファリングしてＸアドレスラッチ４２と
Ｙアドレスラッチ４３とに出力する。
【００３５】Ｘアドレスラッチ４２は、状態ポインタ値
発生部８０から出力される先行するブロックの最終状態
ポインタ値ＸＲ１５に基づいて、アドレスバッファ４１
から出力される開始Ｘアドレスをラッチした後、そのラ
ッチした開始Ｘアドレスを内部アドレス発生部５０に出
力する。
発生部８０から出力される先行するブロックの最終状態
ポインタ値ＸＲ１５に基づいて、アドレスバッファ４１
から出力される開始Ｘアドレスをラッチした後、そのラ
ッチした開始Ｘアドレスを内部アドレス発生部５０に出
力する。
【００３６】Ｙアドレスラッチ４３は、状態ポインタ値
発生部８０から出力される先行するブロックの最終状態
ポインタ値ＸＲ１５に基づいて、アドレスバッファ４１
から出力される開始Ｙアドレスをラッチした後、その開
始Ｙアドレスを内部アドレス発生部５０に出力する。
発生部８０から出力される先行するブロックの最終状態
ポインタ値ＸＲ１５に基づいて、アドレスバッファ４１
から出力される開始Ｙアドレスをラッチした後、その開
始Ｙアドレスを内部アドレス発生部５０に出力する。
【００３７】内部アドレス発生部５０は、Ｘアドレスラ
ッチ及び発生部５１とＹアドレスラッチ及び発生部５２
とからなり、入力されるクロックＣＬＫと、マスタ／ス
レーブ検出部７０から出力されるマスタ／スレーブ検出
信号ＭＳＤＥＴと、スレーブアクセス制御部１００から
出力されるチップアクセスイネーブル信号ＣＡＥと、状
態ポインタ値発生部８０から出力される状態ポインタ値
とに基づいて、アドレス格納部４０から出力される開始
アドレスを用いて内部でアクセスに用いられる内部アド
レスを発生する。
ッチ及び発生部５１とＹアドレスラッチ及び発生部５２
とからなり、入力されるクロックＣＬＫと、マスタ／ス
レーブ検出部７０から出力されるマスタ／スレーブ検出
信号ＭＳＤＥＴと、スレーブアクセス制御部１００から
出力されるチップアクセスイネーブル信号ＣＡＥと、状
態ポインタ値発生部８０から出力される状態ポインタ値
とに基づいて、アドレス格納部４０から出力される開始
アドレスを用いて内部でアクセスに用いられる内部アド
レスを発生する。
【００３８】Ｘアドレスラッチ及び発生部５１は、マス
タ／スレーブ検出部７０から出力されるマスタ／スレー
ブ検出信号ＭＳＤＥＴと、スレーブアクセス制御部１０
０から出力されるチップアクセスイネーブル信号ＣＡＥ
と、状態ポインタ値発生部８０から出力されるＸ状態ポ
インタ値ＸＲφとに基づいて、アドレス格納部４０から
出力される開始Ｘアドレスを用いて初期の内部Ｘアドレ
スを設定し、入力されるクロックＣＬＫに応じて内部Ｘ
アドレスを発生する。
タ／スレーブ検出部７０から出力されるマスタ／スレー
ブ検出信号ＭＳＤＥＴと、スレーブアクセス制御部１０
０から出力されるチップアクセスイネーブル信号ＣＡＥ
と、状態ポインタ値発生部８０から出力されるＸ状態ポ
インタ値ＸＲφとに基づいて、アドレス格納部４０から
出力される開始Ｘアドレスを用いて初期の内部Ｘアドレ
スを設定し、入力されるクロックＣＬＫに応じて内部Ｘ
アドレスを発生する。
【００３９】即ち、マスタ／スレーブ検出部７０から出
力されるマスタ／スレーブ検出信号ＭＳＤＥＴが対応す
るメモリチップが、マスタチップであることを指示する
と、Ｘアドレスラッチ及び発生部５１は、入力されるク
ロックＣＬＫに同期して状態ポインタ値発生部８０から
出力されるＸ状態ポインタ値ＸＲφが入力された時に、
Ｘアドレス格納部４０から出力された開始Ｘアドレスを
初期の内部Ｘアドレスとして設定し、入力されるクロッ
クＣＬＫに応じて内部Ｘアドレスを発生する。
力されるマスタ／スレーブ検出信号ＭＳＤＥＴが対応す
るメモリチップが、マスタチップであることを指示する
と、Ｘアドレスラッチ及び発生部５１は、入力されるク
ロックＣＬＫに同期して状態ポインタ値発生部８０から
出力されるＸ状態ポインタ値ＸＲφが入力された時に、
Ｘアドレス格納部４０から出力された開始Ｘアドレスを
初期の内部Ｘアドレスとして設定し、入力されるクロッ
クＣＬＫに応じて内部Ｘアドレスを発生する。
【００４０】クロックＣＬＫがブロックサイズの分だけ
入力されると、初期の内部Ｘアドレスを「１」ずつ増加
させて、Ｘアドレスラッチ及び発生部５１が内部Ｘアド
レスを発生する。即ち、ブロックサイズが１６×１６で
ある場合、クロックが１６個入力される毎に、初期の内
部Ｘアドレスを「１」ずつ増加させて内部Ｘアドレスを
発生する。
入力されると、初期の内部Ｘアドレスを「１」ずつ増加
させて、Ｘアドレスラッチ及び発生部５１が内部Ｘアド
レスを発生する。即ち、ブロックサイズが１６×１６で
ある場合、クロックが１６個入力される毎に、初期の内
部Ｘアドレスを「１」ずつ増加させて内部Ｘアドレスを
発生する。
【００４１】一方、マスタ／スレーブ検出部７０から出
力されるマスタ／スレーブ検出信号ＭＳＤＥＴが対応す
るメモリチップがスレーブチップであると指示すると、
Ｘアドレスラッチ及び発生部５１は、入力されるクロッ
クＣＬＫに同期して状態ポインタ値発生部８０から出力
されるＸ状態ポインタ値ＸＲφが入力された時に、Ｘア
ドレス格納部４０から出力される開始Ｘアドレスを初期
の内部Ｘアドレスがスレーブチップに合うように設定又
はリセットさせ、スレーブアクセス制御部１００からチ
ップアクセスイネーブル信号ＣＡＥが入力されると、入
力されるクロックに応じて内部Ｘアドレスを発生する。
力されるマスタ／スレーブ検出信号ＭＳＤＥＴが対応す
るメモリチップがスレーブチップであると指示すると、
Ｘアドレスラッチ及び発生部５１は、入力されるクロッ
クＣＬＫに同期して状態ポインタ値発生部８０から出力
されるＸ状態ポインタ値ＸＲφが入力された時に、Ｘア
ドレス格納部４０から出力される開始Ｘアドレスを初期
の内部Ｘアドレスがスレーブチップに合うように設定又
はリセットさせ、スレーブアクセス制御部１００からチ
ップアクセスイネーブル信号ＣＡＥが入力されると、入
力されるクロックに応じて内部Ｘアドレスを発生する。
【００４２】この時、クロックＣＬＫがブロックサイズ
の分になるまで入力されると、初期の内部Ｘアドレスを
「１」ずつ増加させることにより、Ｘアドレスラッチ及
び発生部５１は内部Ｘアドレスを発生する。即ち、ブロ
ックサイズが１６×１６である場合、クロックが１６個
入力されると、初期の内部Ｘアドレスを「１」ずつ増加
させることによって内部Ｘアドレスを発生する。
の分になるまで入力されると、初期の内部Ｘアドレスを
「１」ずつ増加させることにより、Ｘアドレスラッチ及
び発生部５１は内部Ｘアドレスを発生する。即ち、ブロ
ックサイズが１６×１６である場合、クロックが１６個
入力されると、初期の内部Ｘアドレスを「１」ずつ増加
させることによって内部Ｘアドレスを発生する。
【００４３】Ｙアドレスラッチ及び発生部５２は、マス
タ／スレーブ検出部７０から出力されるマスタ／スレー
ブ検出信号ＭＳＤＥＴと、スレーブアクセス制御部１０
０から出力されるチップアクセスイネーブル信号ＣＡＥ
と、状態ポインタ値発生部８０から出力される状態ポイ
ンタ値ＹＲφとに基づいて、アドレス格納部４０から出
力される開始Ｙアドレスを用いて初期の内部Ｙアドレス
を設定し、入力されるクロックＣＬＫに応じて内部Ｙア
ドレスを発生する。
タ／スレーブ検出部７０から出力されるマスタ／スレー
ブ検出信号ＭＳＤＥＴと、スレーブアクセス制御部１０
０から出力されるチップアクセスイネーブル信号ＣＡＥ
と、状態ポインタ値発生部８０から出力される状態ポイ
ンタ値ＹＲφとに基づいて、アドレス格納部４０から出
力される開始Ｙアドレスを用いて初期の内部Ｙアドレス
を設定し、入力されるクロックＣＬＫに応じて内部Ｙア
ドレスを発生する。
【００４４】即ち、マスタ／スレーブ検出部７０からの
マスタ／スレーブ検出信号がメモリチップをマスタチッ
プとして動作するように指示すると、Ｙアドレスラッチ
及び発生部５２は、入力されるクロックＣＬＫに同期し
て状態ポインタ値発生部８０から出力されるＹ状態ポイ
ンタ値ＹＲφが入力された時に、Ｙアドレスラッチ４３
から出力される開始Ｙアドレスを初期の内部Ｙアドレス
に設定し、入力されるクロックＣＬＫに応じて内部Ｙア
ドレスを発生する。
マスタ／スレーブ検出信号がメモリチップをマスタチッ
プとして動作するように指示すると、Ｙアドレスラッチ
及び発生部５２は、入力されるクロックＣＬＫに同期し
て状態ポインタ値発生部８０から出力されるＹ状態ポイ
ンタ値ＹＲφが入力された時に、Ｙアドレスラッチ４３
から出力される開始Ｙアドレスを初期の内部Ｙアドレス
に設定し、入力されるクロックＣＬＫに応じて内部Ｙア
ドレスを発生する。
【００４５】この時、クロックＣＬＫが１個入力される
毎に、初期の内部Ｙアドレスを「１」ずつ増加させるこ
とによってＹアドレスラッチ及び発生部５２は内部アド
レスを発生させる。クロックＣＬＫが１６個入力される
と、Ｙアドレスラッチ及び発生器５２は初期の内部Ｙア
ドレスに戻り、再びクロックＣＬＫが入力されるごとに
１だけ初期の内部Ｙアドレスを増加させる。その結果Ｙ
アドレスラッチ及び発生部５２は内部Ｙアドレスをブロ
ックサイズだけ発生させる。
毎に、初期の内部Ｙアドレスを「１」ずつ増加させるこ
とによってＹアドレスラッチ及び発生部５２は内部アド
レスを発生させる。クロックＣＬＫが１６個入力される
と、Ｙアドレスラッチ及び発生器５２は初期の内部Ｙア
ドレスに戻り、再びクロックＣＬＫが入力されるごとに
１だけ初期の内部Ｙアドレスを増加させる。その結果Ｙ
アドレスラッチ及び発生部５２は内部Ｙアドレスをブロ
ックサイズだけ発生させる。
【００４６】なお、マスタ／スレーブ検出部７０から出
力されるマスタ／スレーブ検出信号ＭＳＤＥＴが当該メ
モリチップをスレーブチップとして動作するように指示
すると、Ｙアドレスラッチ及び発生部５２は、入力され
るクロックＣＬＫに同期して状態ポインタ値発生部８０
から出力されるＹ状態ポインタ値ＹＲ０が入力される時
に、Ｙアドレスラッチ４３から出力される開始Ｙアドレ
スを初期の内部Ｙアドレスがスレーブチップに合うよう
に内部Ｙアドレスを設定又はリセットさせ、スレーブア
クセス制御部１００からチップアクセスイネーブル信号
ＣＡＥが入力されると、入力されるクロックに応じて内
部Ｙアドレスを発生する。
力されるマスタ／スレーブ検出信号ＭＳＤＥＴが当該メ
モリチップをスレーブチップとして動作するように指示
すると、Ｙアドレスラッチ及び発生部５２は、入力され
るクロックＣＬＫに同期して状態ポインタ値発生部８０
から出力されるＹ状態ポインタ値ＹＲ０が入力される時
に、Ｙアドレスラッチ４３から出力される開始Ｙアドレ
スを初期の内部Ｙアドレスがスレーブチップに合うよう
に内部Ｙアドレスを設定又はリセットさせ、スレーブア
クセス制御部１００からチップアクセスイネーブル信号
ＣＡＥが入力されると、入力されるクロックに応じて内
部Ｙアドレスを発生する。
【００４７】クロックＣＬＫが１個入力される毎に、初
期の内部Ｙアドレスを「１」ずつ増加させ、Ｙアドレス
ラッチ及び発生部５２は内部Ｙアドレスを発生する。ク
ロックＣＬＫが１６個入力されると、Ｙアドレスラッチ
及び発生器５２は初期の内部Ｙアドレスに戻り、再び
「１」ずつ増加させて初期の内部Ｙアドレスを増加させ
る。その結果Ｙアドレスラッチ及び発生部５２は内部Ｙ
アドレスをブロックサイズだけ発生させる。
期の内部Ｙアドレスを「１」ずつ増加させ、Ｙアドレス
ラッチ及び発生部５２は内部Ｙアドレスを発生する。ク
ロックＣＬＫが１６個入力されると、Ｙアドレスラッチ
及び発生器５２は初期の内部Ｙアドレスに戻り、再び
「１」ずつ増加させて初期の内部Ｙアドレスを増加させ
る。その結果Ｙアドレスラッチ及び発生部５２は内部Ｙ
アドレスをブロックサイズだけ発生させる。
【００４８】アドレスオーバーフロー検出部６０は、マ
スタリターン部９０から出力されるマスタリターン信号
ＭＲＥＴの制御に基づいて、内部アドレス発生部５０か
ら出力されるアドレスと予め設定されたメモリチップの
サイズ値とに応じて、オーバーフローを検出して、アド
レスオーバールフロー信号を対応するスレーブチップに
出力する。アドレスオーバーフロー検出部６０は、内部
アドレス発生部５０からの内部アドレスを該当するメモ
リチップの予め定められたサイズと比較することによっ
てアドレスオーバーフローを検出する。
スタリターン部９０から出力されるマスタリターン信号
ＭＲＥＴの制御に基づいて、内部アドレス発生部５０か
ら出力されるアドレスと予め設定されたメモリチップの
サイズ値とに応じて、オーバーフローを検出して、アド
レスオーバールフロー信号を対応するスレーブチップに
出力する。アドレスオーバーフロー検出部６０は、内部
アドレス発生部５０からの内部アドレスを該当するメモ
リチップの予め定められたサイズと比較することによっ
てアドレスオーバーフローを検出する。
【００４９】すなわち、アドレスオーバーフロー検出部
６０は、Ｘアドレスラッチ及び発生部５１とＹアドレス
ラッチ及び発生部５２とから出力される内部Ｘ，Ｙアド
レスと予め設定されたメモリチップのサイズ値によるア
ドレスとを比較してＸ，Ｙ及びＸＹ方向のアドレスオー
バーフローを検出し、Ｘ方向のアドレスオーバーフロー
信号ＡＯＦＸ，Ｙ方向のアドレスオーバーフロー信号Ａ
ＯＦＹ及びＸＹ方向のアドレスオーバーフロー信号ＡＯ
ＦＸＹを出力し、マスタリターン部９０から１つのブロ
ックに対するアクセスが完了されたことを示すマスタリ
ターン信号ＭＲＥＴが入力されると、リセットされてマ
スタチップにデータアクセス権を移転させる。
６０は、Ｘアドレスラッチ及び発生部５１とＹアドレス
ラッチ及び発生部５２とから出力される内部Ｘ，Ｙアド
レスと予め設定されたメモリチップのサイズ値によるア
ドレスとを比較してＸ，Ｙ及びＸＹ方向のアドレスオー
バーフローを検出し、Ｘ方向のアドレスオーバーフロー
信号ＡＯＦＸ，Ｙ方向のアドレスオーバーフロー信号Ａ
ＯＦＹ及びＸＹ方向のアドレスオーバーフロー信号ＡＯ
ＦＸＹを出力し、マスタリターン部９０から１つのブロ
ックに対するアクセスが完了されたことを示すマスタリ
ターン信号ＭＲＥＴが入力されると、リセットされてマ
スタチップにデータアクセス権を移転させる。
【００５０】マスタ／スレーブ検出部７０は、外部から
入力されるチップ拡張信号ＣＥＸＰとアドレス格納部４
０から出力される開始アドレスとに基づいて、そのメモ
リチップがマスタチップ又はスレーブチップであること
を検出し、その検出結果に基づいてマスタ／スレーブ検
出信号ＭＳＤＥＴを生成する。
入力されるチップ拡張信号ＣＥＸＰとアドレス格納部４
０から出力される開始アドレスとに基づいて、そのメモ
リチップがマスタチップ又はスレーブチップであること
を検出し、その検出結果に基づいてマスタ／スレーブ検
出信号ＭＳＤＥＴを生成する。
【００５１】即ち、マスタ／スレーブ検出部７０は、外
部から入力されるチップ拡張信号ＣＥＸＰに基づいてイ
ネーブルされ、Ｘアドレスラッチ４２とＹアドレスラッ
チ４３とから出力されるＸ，Ｙアドレスに基づいてマス
タ又はスレーブチップであることを示すマスタ／スレー
ブ検出信号ＭＳＤＥＴを出力する。このマスタ／スレー
ブ検出部７０からのＭＳＤＥＴはそのメモリチップがマ
スタチップであるかスレーブチップであるかを示す。
部から入力されるチップ拡張信号ＣＥＸＰに基づいてイ
ネーブルされ、Ｘアドレスラッチ４２とＹアドレスラッ
チ４３とから出力されるＸ，Ｙアドレスに基づいてマス
タ又はスレーブチップであることを示すマスタ／スレー
ブ検出信号ＭＳＤＥＴを出力する。このマスタ／スレー
ブ検出部７０からのＭＳＤＥＴはそのメモリチップがマ
スタチップであるかスレーブチップであるかを示す。
【００５２】状態ポインタ値発生部８０は、Ｙ状態ポイ
ンタ値発生部８１とＸ状態ポインタ値発生部８２とから
なり、入力されるクロックＣＬＫを用いてブロックサイ
ズに応じてカウントして状態ポインタ値を発生させ、ア
ドレス格納部４０と内部アドレス発生部５０とマスタリ
ターン部とへそれを出力してこれらを制御する。状態ポ
インタ値発生部８０はＹ状態ポインタ値発生部８１とＸ
状態ポインタ値発生部８２とを有する。
ンタ値発生部８１とＸ状態ポインタ値発生部８２とから
なり、入力されるクロックＣＬＫを用いてブロックサイ
ズに応じてカウントして状態ポインタ値を発生させ、ア
ドレス格納部４０と内部アドレス発生部５０とマスタリ
ターン部とへそれを出力してこれらを制御する。状態ポ
インタ値発生部８０はＹ状態ポインタ値発生部８１とＸ
状態ポインタ値発生部８２とを有する。
【００５３】Ｙ状態ポインタ値発生部８１は、外部から
入力されるクロックＣＬＫに応じてカウントして、ブロ
ックサイズとなるとＹ状態ポインタ値を発生させてその
値を内部アドレス発生部５０とマスタリターン部９０へ
出力する。即ち、Ｙ状態ポインタ値発生部８１は、ブロ
ックサイズに応じたビット数のカウンタを有する。その
カウント値はクロックＣＬＫが１個ずつ入力される毎
に、「１」ずつ増加する。そのカウント値がブロックサ
イズとなると、Ｙ状態ポインタ値ＹＲ１５を出力させて
から、再び始めから「１」ずつ増加させてカウントす
る。例えば、ブロックサイズが１６×１６である場合、
Ｙ状態ポインタ値発生部８１は、４ビットカウンタから
なり、クロックが入力される毎に「０」から「１５」ま
で「１」ずつ増加させながらカウントして、クロックが
１６個入力されると、Ｙ状態ポインタ値ＹＲ０を出力さ
せる。
入力されるクロックＣＬＫに応じてカウントして、ブロ
ックサイズとなるとＹ状態ポインタ値を発生させてその
値を内部アドレス発生部５０とマスタリターン部９０へ
出力する。即ち、Ｙ状態ポインタ値発生部８１は、ブロ
ックサイズに応じたビット数のカウンタを有する。その
カウント値はクロックＣＬＫが１個ずつ入力される毎
に、「１」ずつ増加する。そのカウント値がブロックサ
イズとなると、Ｙ状態ポインタ値ＹＲ１５を出力させて
から、再び始めから「１」ずつ増加させてカウントす
る。例えば、ブロックサイズが１６×１６である場合、
Ｙ状態ポインタ値発生部８１は、４ビットカウンタから
なり、クロックが入力される毎に「０」から「１５」ま
で「１」ずつ増加させながらカウントして、クロックが
１６個入力されると、Ｙ状態ポインタ値ＹＲ０を出力さ
せる。
【００５４】Ｘ状態ポインタ値発生部８２は、Ｙ状態ポ
インタ値発生部８１から出力されるＹ状態ポインタ値を
カウントして、そのカウント値がブロックサイズとなる
と、Ｘ状態ポインタ値を発生させ、アドレス格納部４０
と内部アドレス発生部５０及びマスタリターン部９０に
出力する。Ｘ状態ポインタ値発生部８２は、ブロックサ
イズに応じたビット数のカウンタを有する。そのカウン
ト値はＹ状態ポインタ値発生部８１からＹ状態ポインタ
値が出力される毎に、ブロックサイズとなるまで「１」
ずつ増加させる。ブロックサイズとなると、Ｘ状態ポイ
ンタ値ＸＲ０〜ＸＲ１５を出力する。例えば、ブロック
サイズが１６×１６である場合、Ｘ状態ポインタ値発生
部８２は、４ビットカウンタからなり、Ｙ状態ポインタ
値が出力される毎に、即ち、クロックが１６個入力され
る毎に、値を「０」から「１５」まで「１」ずつ増加さ
せながらカウントして、「１５」となると、Ｘ状態ポイ
ンタ値ＸＲ１５を出力する。
インタ値発生部８１から出力されるＹ状態ポインタ値を
カウントして、そのカウント値がブロックサイズとなる
と、Ｘ状態ポインタ値を発生させ、アドレス格納部４０
と内部アドレス発生部５０及びマスタリターン部９０に
出力する。Ｘ状態ポインタ値発生部８２は、ブロックサ
イズに応じたビット数のカウンタを有する。そのカウン
ト値はＹ状態ポインタ値発生部８１からＹ状態ポインタ
値が出力される毎に、ブロックサイズとなるまで「１」
ずつ増加させる。ブロックサイズとなると、Ｘ状態ポイ
ンタ値ＸＲ０〜ＸＲ１５を出力する。例えば、ブロック
サイズが１６×１６である場合、Ｘ状態ポインタ値発生
部８２は、４ビットカウンタからなり、Ｙ状態ポインタ
値が出力される毎に、即ち、クロックが１６個入力され
る毎に、値を「０」から「１５」まで「１」ずつ増加さ
せながらカウントして、「１５」となると、Ｘ状態ポイ
ンタ値ＸＲ１５を出力する。
【００５５】マスタリターン部９０は、状態ポインタ値
発生部８０から出力される状態ポインタ値に応じて、マ
スタリターン信号ＭＲＥＴを出力してマスタチップへア
クセス権を移す。即ち、マスタリターン部９０は、Ｙ状
態ポインタ値発生部８１からＹ状態ポインタ値ＹＲ１５
が出力され、Ｘ状態ポインタ値発生部８２からＸ状態ポ
インタＸＲ１５が出力されると、マスタチップにアクセ
ス権を移転するように制御するパルス信号であるマスタ
リターン信号ＭＲＥＴを出力する。このマスタリターン
信号ＭＲＥＴはアクセス権をマスターチップに戻すパル
ス信号である。言い替えれば、マスタリターン部９０
は、スレーブチップからマスタチップにアクセス権を移
転したり、１つのブロックのデータを全てアクセスした
りすると、パルスを発生してマスタチップにアクセス権
をリターンさせる。
発生部８０から出力される状態ポインタ値に応じて、マ
スタリターン信号ＭＲＥＴを出力してマスタチップへア
クセス権を移す。即ち、マスタリターン部９０は、Ｙ状
態ポインタ値発生部８１からＹ状態ポインタ値ＹＲ１５
が出力され、Ｘ状態ポインタ値発生部８２からＸ状態ポ
インタＸＲ１５が出力されると、マスタチップにアクセ
ス権を移転するように制御するパルス信号であるマスタ
リターン信号ＭＲＥＴを出力する。このマスタリターン
信号ＭＲＥＴはアクセス権をマスターチップに戻すパル
ス信号である。言い替えれば、マスタリターン部９０
は、スレーブチップからマスタチップにアクセス権を移
転したり、１つのブロックのデータを全てアクセスした
りすると、パルスを発生してマスタチップにアクセス権
をリターンさせる。
【００５６】例えば、ブロックサイズが１６×１６であ
る場合、クロックが２５６個入力されてＸ，Ｙアドレス
を全て発生させると、マスタリターン信号ＭＲＥＴを出
力させてマスタチップにアクセス権をリターンさせるよ
うにする。なお、マスタチップのＹ方向にアドレスオー
バーフローが発生した場合、Ｙ方向のスレーブチップの
メモリアクセスを完了した後、即ち、クロックが１６個
入力される毎に、マスタリターン信号ＭＲＥＴを出力さ
せてマスタチップにアクセス権をリターンさせる。
る場合、クロックが２５６個入力されてＸ，Ｙアドレス
を全て発生させると、マスタリターン信号ＭＲＥＴを出
力させてマスタチップにアクセス権をリターンさせるよ
うにする。なお、マスタチップのＹ方向にアドレスオー
バーフローが発生した場合、Ｙ方向のスレーブチップの
メモリアクセスを完了した後、即ち、クロックが１６個
入力される毎に、マスタリターン信号ＭＲＥＴを出力さ
せてマスタチップにアクセス権をリターンさせる。
【００５７】スレーブアクセス制御部１００は、外部か
ら入力されるチップ拡張信号ＣＥＸＰと、マスタ／スレ
ーブ検出部７０から出力されるマスタ／スレーブ検出信
号ＭＳＤＥＴと、マスタチップから出力されるアドレス
オーバーフロー入力信号ＡＯＦＩとに基づいて、スレー
ブチップのアクセスを制御するチップアクセスイネーブ
ル信号ＣＡＥを内部アドレス発生部５０に出力する。
ら入力されるチップ拡張信号ＣＥＸＰと、マスタ／スレ
ーブ検出部７０から出力されるマスタ／スレーブ検出信
号ＭＳＤＥＴと、マスタチップから出力されるアドレス
オーバーフロー入力信号ＡＯＦＩとに基づいて、スレー
ブチップのアクセスを制御するチップアクセスイネーブ
ル信号ＣＡＥを内部アドレス発生部５０に出力する。
【００５８】即ち、スレーブアクセス制御部１００は、
外部から入力されるチップ拡張信号ＣＥＸＰにより待機
状態となり、マスタ／スレーブ検出部７０から出力され
るマスタ／スレーブ検出信号ＭＳＤＥＴにより該当する
メモリチップをスレーブチップとして動作出来るように
イネーブルされた状態で、マスタチップを制御する装置
のアドレスオーバーフロー検出部６０からアドレスオー
バーフロー入力信号ＡＯＦＩが入力されると、スレーブ
チップへのデータアクセスをイネーブルさせるチップア
クセスイネーブル信号ＣＡＥをＸ，Ｙアドレスラッチ及
び発生部５１、５２に出力する。
外部から入力されるチップ拡張信号ＣＥＸＰにより待機
状態となり、マスタ／スレーブ検出部７０から出力され
るマスタ／スレーブ検出信号ＭＳＤＥＴにより該当する
メモリチップをスレーブチップとして動作出来るように
イネーブルされた状態で、マスタチップを制御する装置
のアドレスオーバーフロー検出部６０からアドレスオー
バーフロー入力信号ＡＯＦＩが入力されると、スレーブ
チップへのデータアクセスをイネーブルさせるチップア
クセスイネーブル信号ＣＡＥをＸ，Ｙアドレスラッチ及
び発生部５１、５２に出力する。
【００５９】図６及び図７は、図５の各部分の信号波形
図であり、図６は該当するメモリチップがマスタチップ
として動作する場合の信号波形図、図７は該当するメモ
リチップがスレーブチップとして動作する場合の信号波
形図である。上記のように構成されたメモリチップ拡張
制御装置の動作を図６及び図７を参照して説明すると、
次の通りである。
図であり、図６は該当するメモリチップがマスタチップ
として動作する場合の信号波形図、図７は該当するメモ
リチップがスレーブチップとして動作する場合の信号波
形図である。上記のように構成されたメモリチップ拡張
制御装置の動作を図６及び図７を参照して説明すると、
次の通りである。
【００６０】まず、メモリチップがマスタチップとして
動作する場合を図６を参照して説明すると、下記の通り
である。外部からチップ拡張信号ＣＥＸＰが入力される
と、該当するメモリチップがイネーブルされ、外部から
開始アドレスＡＩがそのイネーブルされたメモリチップ
のアドレスバッファ４１にバッファリングされる。
動作する場合を図６を参照して説明すると、下記の通り
である。外部からチップ拡張信号ＣＥＸＰが入力される
と、該当するメモリチップがイネーブルされ、外部から
開始アドレスＡＩがそのイネーブルされたメモリチップ
のアドレスバッファ４１にバッファリングされる。
【００６１】Ｘ状態ポインタ値発生部８２から前のブロ
ックの最終ポインタ値ＸＲ１５が入力されると、アドレ
スバッファ４１にバッファリングされた開始アドレスＡ
ＩはＸ，Ｙアドレスにそれぞれ分けられてＸ，Ｙアドレ
スラッチ４２、４３にラッチされる。そのＸ，Ｙアドレ
スラッチ４２、４３にラッチされた開始Ｘ，Ｙアドレス
は、マスタ／スレーブ検出部７０に入力される。
ックの最終ポインタ値ＸＲ１５が入力されると、アドレ
スバッファ４１にバッファリングされた開始アドレスＡ
ＩはＸ，Ｙアドレスにそれぞれ分けられてＸ，Ｙアドレ
スラッチ４２、４３にラッチされる。そのＸ，Ｙアドレ
スラッチ４２、４３にラッチされた開始Ｘ，Ｙアドレス
は、マスタ／スレーブ検出部７０に入力される。
【００６２】マスタ／スレーブ検出部７０は、Ｘ，Ｙア
ドレスラッチ４２、４３にラッチされた開始Ｘ，Ｙアド
レスに応じて該当するメモリチップがマスタチップであ
るかスレーブチップであるかを検出し、マスタ／スレー
ブ検出信号ＭＳＤＥＴを出力する。このＭＳＤＥＴは該
当するメモリチップがマスタチップであるかスレーブチ
ップであるかを示す。ここでは、該当するメモリチップ
がマスタチップであるので、マスタ／スレーブ検出部７
０からのマスタ／スレーブ検出信号ＭＳＤＥＴがマスタ
チップであることを示すハイレベル状態になる。
ドレスラッチ４２、４３にラッチされた開始Ｘ，Ｙアド
レスに応じて該当するメモリチップがマスタチップであ
るかスレーブチップであるかを検出し、マスタ／スレー
ブ検出信号ＭＳＤＥＴを出力する。このＭＳＤＥＴは該
当するメモリチップがマスタチップであるかスレーブチ
ップであるかを示す。ここでは、該当するメモリチップ
がマスタチップであるので、マスタ／スレーブ検出部７
０からのマスタ／スレーブ検出信号ＭＳＤＥＴがマスタ
チップであることを示すハイレベル状態になる。
【００６３】マスタ／スレーブ検出部７０から出力され
るハイとされたマスタ／スレーブ検出信号ＭＳＤＥＴ
は、Ｘ，Ｙアドレスラッチ及び発生部５１、５２に入力
され、Ｘ，Ｙアドレスラッチ及び発生部５１、５２にお
いてマスタチップで用いられる内部アドレスを発生させ
る。
るハイとされたマスタ／スレーブ検出信号ＭＳＤＥＴ
は、Ｘ，Ｙアドレスラッチ及び発生部５１、５２に入力
され、Ｘ，Ｙアドレスラッチ及び発生部５１、５２にお
いてマスタチップで用いられる内部アドレスを発生させ
る。
【００６４】すなわち、ハイレベル状態のマスタ／スレ
ーブ検出信号ＭＳＤＥＴが入力されると、Ｘ状態ポイン
タ８２から出力される現在のブロックの開始時点を示す
Ｘ状態ポインタ値ＸＲφに応じて、Ｘアドレスラッチ４
２でラッチされた開始ＸアドレスをＸアドレスラッチ及
び発生部５１が初期内部Ｘアドレスとする。同様に、Ｙ
状態ポインタ値発生部８１から出力される現在のブロッ
クの開始時点を示すＹ状態ポインタ値ＹＲφに応じて、
Ｙアドレスラッチ４３にラッチされた開始Ｙアドレスを
Ｙアドレスラッチ及び発生部５２が初期内部Ｙアドレス
とする。
ーブ検出信号ＭＳＤＥＴが入力されると、Ｘ状態ポイン
タ８２から出力される現在のブロックの開始時点を示す
Ｘ状態ポインタ値ＸＲφに応じて、Ｘアドレスラッチ４
２でラッチされた開始ＸアドレスをＸアドレスラッチ及
び発生部５１が初期内部Ｘアドレスとする。同様に、Ｙ
状態ポインタ値発生部８１から出力される現在のブロッ
クの開始時点を示すＹ状態ポインタ値ＹＲφに応じて、
Ｙアドレスラッチ４３にラッチされた開始Ｙアドレスを
Ｙアドレスラッチ及び発生部５２が初期内部Ｙアドレス
とする。
【００６５】Ｙアドレスラッチ及び発生部５１はクロッ
クＣＬＫが１個入力される毎に初期内部Ｙアドレスを
「１」ずつ増加させて、内部Ｙアドレスを発生する。例
えばブロックサイズが１６×１６の場合、Ｘアドレスラ
ッチ及び発生部５２はクロックＣＬＫが１６個入力され
る毎に初期内部Ｘアドレスを「１」ずつ増加させて、内
部で用いられる内部Ｘアドレスを発生する。Ｘ，Ｙアド
レスラッチ及び発生部５１、５２から出力される内部
Ｘ，Ｙアドレスは、アドレスオーバーフロー検出部６０
に入力され、それによって該当するメモリチップの予め
設定されたサイズ値に応じてアドレスオーバーフロー検
出部６０にアドレスオーバーフローを検出させる。アド
レスオーバーフローの検出に応じてオーバーフロー検出
部６０は該当する方向のアドレスオーバーフロー信号Ａ
ＯＦＸ，ＡＯＦＹ，ＡＯＦＸＹをスレーブチップに出力
させて該当するスレーブチップを動作させる。
クＣＬＫが１個入力される毎に初期内部Ｙアドレスを
「１」ずつ増加させて、内部Ｙアドレスを発生する。例
えばブロックサイズが１６×１６の場合、Ｘアドレスラ
ッチ及び発生部５２はクロックＣＬＫが１６個入力され
る毎に初期内部Ｘアドレスを「１」ずつ増加させて、内
部で用いられる内部Ｘアドレスを発生する。Ｘ，Ｙアド
レスラッチ及び発生部５１、５２から出力される内部
Ｘ，Ｙアドレスは、アドレスオーバーフロー検出部６０
に入力され、それによって該当するメモリチップの予め
設定されたサイズ値に応じてアドレスオーバーフロー検
出部６０にアドレスオーバーフローを検出させる。アド
レスオーバーフローの検出に応じてオーバーフロー検出
部６０は該当する方向のアドレスオーバーフロー信号Ａ
ＯＦＸ，ＡＯＦＹ，ＡＯＦＸＹをスレーブチップに出力
させて該当するスレーブチップを動作させる。
【００６６】上記のように、内部Ｘ，Ｙアドレスを発生
させてスレーブメモリチップの該当ブロックをアクセス
し、ライン又はブロックの最後データをアクセスする
と、即ち、Ｙ状態ポインタ値発生部８１とＸ状態ポイン
タ値発生部８２とからライン又はブロックの最後Ｙ状態
ポインタ値ＹＲ１５およびＸ状態ポインタ値ＸＲ１５が
出力されると、マスタチップのマスタリターン部９０か
らパルスであるマスタリターン信号ＭＲＥＴをマスタチ
ップのアドレスオーバーフロー検出部６０に出力し、ア
ドレスオーバーフロー検出部６０から出力されるアドレ
スオーバーフロー信号ＡＯＦＸ，ＡＯＦＹ，ＡＯＦＸＹ
をリセットさせてマスタチップにデータアクセス権を戻
す。
させてスレーブメモリチップの該当ブロックをアクセス
し、ライン又はブロックの最後データをアクセスする
と、即ち、Ｙ状態ポインタ値発生部８１とＸ状態ポイン
タ値発生部８２とからライン又はブロックの最後Ｙ状態
ポインタ値ＹＲ１５およびＸ状態ポインタ値ＸＲ１５が
出力されると、マスタチップのマスタリターン部９０か
らパルスであるマスタリターン信号ＭＲＥＴをマスタチ
ップのアドレスオーバーフロー検出部６０に出力し、ア
ドレスオーバーフロー検出部６０から出力されるアドレ
スオーバーフロー信号ＡＯＦＸ，ＡＯＦＹ，ＡＯＦＸＹ
をリセットさせてマスタチップにデータアクセス権を戻
す。
【００６７】次に、メモリチップがスレーブチップとし
て動作する場合を図７を参照して説明すると、次の通り
である。外部からチップ拡張信号ＣＥＸＰが入力される
と、そのメモリチップがイネーブルされ、外部開始アド
レスＡＩがイネーブルされたメモリチップのアドレスバ
ッファ４１にバッファリングさせる。
て動作する場合を図７を参照して説明すると、次の通り
である。外部からチップ拡張信号ＣＥＸＰが入力される
と、そのメモリチップがイネーブルされ、外部開始アド
レスＡＩがイネーブルされたメモリチップのアドレスバ
ッファ４１にバッファリングさせる。
【００６８】Ｘ状態ポインタ８２から出力された前のブ
ロックの最後のポインタ値ＸＲ１５が入力されると、ア
ドレスバッファ４１にバッファリングされた開始アドレ
スＡＩは、Ｘ，Ｙアドレスにそれぞれ分けられてＸ，Ｙ
アドレスラッチ４２、４３にラッチされる。Ｘ，Ｙアド
レスラッチ４２、４３にラッチされた開始Ｘ，Ｙアドレ
スはマスタ／スレーブ検出部７０に入力される。
ロックの最後のポインタ値ＸＲ１５が入力されると、ア
ドレスバッファ４１にバッファリングされた開始アドレ
スＡＩは、Ｘ，Ｙアドレスにそれぞれ分けられてＸ，Ｙ
アドレスラッチ４２、４３にラッチされる。Ｘ，Ｙアド
レスラッチ４２、４３にラッチされた開始Ｘ，Ｙアドレ
スはマスタ／スレーブ検出部７０に入力される。
【００６９】Ｘ，Ｙアドレスラッチ４２、４３からの開
始Ｘ，Ｙアドレスに応じて、マスタ／スレーブ検出部７
０はそのメモリチップがマスタチップであるかスレーブ
チップであるかを検出してマスタ／スレーブ検出信号Ｍ
ＳＤＥＴを出力する。このマスタ／スレーブ検出信号Ｍ
ＳＤＥＴはそのメモリチップがマスタチップであるかス
レーブチップであるかを示す。ここでは、メモリチップ
がスレーブチップであるので、マスタ／スレーブ検出信
号ＭＳＤＥＴがスレーブチップであることを示すロウレ
ベル状態を保持する。
始Ｘ，Ｙアドレスに応じて、マスタ／スレーブ検出部７
０はそのメモリチップがマスタチップであるかスレーブ
チップであるかを検出してマスタ／スレーブ検出信号Ｍ
ＳＤＥＴを出力する。このマスタ／スレーブ検出信号Ｍ
ＳＤＥＴはそのメモリチップがマスタチップであるかス
レーブチップであるかを示す。ここでは、メモリチップ
がスレーブチップであるので、マスタ／スレーブ検出信
号ＭＳＤＥＴがスレーブチップであることを示すロウレ
ベル状態を保持する。
【００７０】マスタ／スレーブ検出部７０から出力され
ロウとされたマスタ／スレーブ検出信号ＭＳＤＥＴは
Ｘ，Ｙアドレスラッチ及び発生部５１、５２に入力され
る。その結果Ｘ，Ｙアドレスラッチ及び発生部５１、５
２はスレーブチップで用いられる内部アドレスを発生さ
せる。即ち、ロウレベル状態のマスタ／スレーブ検出信
号ＭＳＤＥＴが入力されると、Ｘ状態ポインタ値発生部
８２から出力される現在ブロックの開始時点を示すＸ状
態ポインタ値ＸＲφに応じて、Ｘアドレスラッチ及び発
生部５１がＸアドレスラッチ４２にラッチされた開始Ｘ
アドレスをスレーブチップに適合する初期の内部Ｘアド
レスにセット又はリセットする。
ロウとされたマスタ／スレーブ検出信号ＭＳＤＥＴは
Ｘ，Ｙアドレスラッチ及び発生部５１、５２に入力され
る。その結果Ｘ，Ｙアドレスラッチ及び発生部５１、５
２はスレーブチップで用いられる内部アドレスを発生さ
せる。即ち、ロウレベル状態のマスタ／スレーブ検出信
号ＭＳＤＥＴが入力されると、Ｘ状態ポインタ値発生部
８２から出力される現在ブロックの開始時点を示すＸ状
態ポインタ値ＸＲφに応じて、Ｘアドレスラッチ及び発
生部５１がＸアドレスラッチ４２にラッチされた開始Ｘ
アドレスをスレーブチップに適合する初期の内部Ｘアド
レスにセット又はリセットする。
【００７１】同様に、Ｙ状態ポインタ値発生部８１から
出力される現在ブロックの開始時点を示すＹ状態ポイン
タ値ＹＲφに応じて、Ｙアドレスラッチ及び発生部５２
はＹアドレスラッチ４３にラッチされた開始Ｙアドレス
をスレーブチップに適合する初期の内部Ｙアドレスにリ
セットする。そして、マスタ／スレーブ検出部７０から
出力されるロウレベル状態のマスタ／スレーブ検出信号
ＭＳＤＥＴは、スレーブアクセス制御部１００に入力し
てそれを制御する。
出力される現在ブロックの開始時点を示すＹ状態ポイン
タ値ＹＲφに応じて、Ｙアドレスラッチ及び発生部５２
はＹアドレスラッチ４３にラッチされた開始Ｙアドレス
をスレーブチップに適合する初期の内部Ｙアドレスにリ
セットする。そして、マスタ／スレーブ検出部７０から
出力されるロウレベル状態のマスタ／スレーブ検出信号
ＭＳＤＥＴは、スレーブアクセス制御部１００に入力し
てそれを制御する。
【００７２】即ち、マスタ／スレーブ検出信号ＭＳＤＥ
Ｔは、チップ拡張信号ＣＥＸＰと共にスレーブアクセス
制御部１００に入力してスレーブアクセス制御部１００
をイネーブルさせる。マスタチップを制御する装置から
アドレスオーバーフロー信号ＡＯＦＩが入力されると、
イネーブルされたスレーブアクセス制御部１００はチッ
プアクセスイネーブル信号ＣＡＥをハイレベル状態にし
て出力し、スレーブチップにアクセスが出来るようにす
る。なお、このハイレベル状態のチップアクセスイネー
ブル信号ＣＡＥは、Ｘ，Ｙアドレスラッチ及び発生部５
１、５２に入力する。Ｘ，Ｙアドレスラッチ及び発生部
５１、５２は入力されるクロックＣＬＫに応じて、セッ
ト又はリセットされた内部Ｘ，Ｙアドレス値を用いて内
部Ｘ，Ｙアドレスを発生する。
Ｔは、チップ拡張信号ＣＥＸＰと共にスレーブアクセス
制御部１００に入力してスレーブアクセス制御部１００
をイネーブルさせる。マスタチップを制御する装置から
アドレスオーバーフロー信号ＡＯＦＩが入力されると、
イネーブルされたスレーブアクセス制御部１００はチッ
プアクセスイネーブル信号ＣＡＥをハイレベル状態にし
て出力し、スレーブチップにアクセスが出来るようにす
る。なお、このハイレベル状態のチップアクセスイネー
ブル信号ＣＡＥは、Ｘ，Ｙアドレスラッチ及び発生部５
１、５２に入力する。Ｘ，Ｙアドレスラッチ及び発生部
５１、５２は入力されるクロックＣＬＫに応じて、セッ
ト又はリセットされた内部Ｘ，Ｙアドレス値を用いて内
部Ｘ，Ｙアドレスを発生する。
【００７３】上記のように、内部Ｘ，Ｙアドレスを発生
させてスレーブメモリチップの該当ブロックをアクセス
し、ライン又はブロックの最後データをアクセスする
と、即ち、Ｙ状態ポインタ値発生部８１とＸ状態ポイン
タ値発生部８２とからライン又はブロックの最後のＹ状
態ポインタ値ＹＲ１５およびＸ状態ポインタ値ＸＲ１５
が出力されると、マスタチップのマスタリターン部９０
からパルスであるマスタリターン信号ＭＲＥＴをマスタ
チップのアドレスオーバーフロー検出部６０に出力し、
アドレスオーバーフロー検出部６０から出力されるアド
レスオーバーフロー信号ＡＯＦＸ，ＡＯＦＹ，ＡＯＦＸ
Ｙをリセットさせる。
させてスレーブメモリチップの該当ブロックをアクセス
し、ライン又はブロックの最後データをアクセスする
と、即ち、Ｙ状態ポインタ値発生部８１とＸ状態ポイン
タ値発生部８２とからライン又はブロックの最後のＹ状
態ポインタ値ＹＲ１５およびＸ状態ポインタ値ＸＲ１５
が出力されると、マスタチップのマスタリターン部９０
からパルスであるマスタリターン信号ＭＲＥＴをマスタ
チップのアドレスオーバーフロー検出部６０に出力し、
アドレスオーバーフロー検出部６０から出力されるアド
レスオーバーフロー信号ＡＯＦＸ，ＡＯＦＹ，ＡＯＦＸ
Ｙをリセットさせる。
【００７４】リセットされてマスタチップから出力され
るアドレスオーバーフロー信号ＡＯＦＸ，ＡＯＦＹ，Ａ
ＯＦＸＹは、スレーブチップのスレーブアクセス制御部
１００に入力されるアドレスオーバーフロー入力信号Ａ
ＦＦＩをロウレベル状態とし、スレーブアクセスイネー
ブル信号ＣＡＥをロウレベル状態として、マスタチップ
にデータアクセス権を戻す。
るアドレスオーバーフロー信号ＡＯＦＸ，ＡＯＦＹ，Ａ
ＯＦＸＹは、スレーブチップのスレーブアクセス制御部
１００に入力されるアドレスオーバーフロー入力信号Ａ
ＦＦＩをロウレベル状態とし、スレーブアクセスイネー
ブル信号ＣＡＥをロウレベル状態として、マスタチップ
にデータアクセス権を戻す。
【００７５】
【発明の効果】これにより、本発明によれば、ランダム
ブロックアクセス方式のメモリアクセスにおいて、メモ
リサイズを拡張する場合、チップとチップとの間の界面
においても同一のチップ内でブロック単位のデータをア
クセスするようにアクセスすることが出来る。従って、
メモリチップの界面において発生されるデッドゾーンを
除去して大容量のメモリを要求するシステムにおいても
容易にメモリチップを拡張して用いることが出来るとい
う効果が得られる。
ブロックアクセス方式のメモリアクセスにおいて、メモ
リサイズを拡張する場合、チップとチップとの間の界面
においても同一のチップ内でブロック単位のデータをア
クセスするようにアクセスすることが出来る。従って、
メモリチップの界面において発生されるデッドゾーンを
除去して大容量のメモリを要求するシステムにおいても
容易にメモリチップを拡張して用いることが出来るとい
う効果が得られる。
【図１】 従来のランダムブロックアクセスメモリのメ
モリチップ拡張装置の構成図である。
モリチップ拡張装置の構成図である。
【図２】 従来のブロックデータアクセス時のメモリデ
ッドゾーンを示すメモリマップ図である。
ッドゾーンを示すメモリマップ図である。
【図３】 本発明が適用されたメモリチップの拡張状態
を示すブロック図である。
を示すブロック図である。
【図４】 本発明によるメモリチップ拡張を制御する方
法のフローチャートである。
法のフローチャートである。
【図５】 本発明によるメモリチップ拡張制御装置の構
成図である。
成図である。
【図６】 図５の各部分の信号波形図である。
【図７】 図５の各部分の信号波形図である。
１，２，３，１１，１２，１３，１４…メモリチップ、
４０…アドレス格納部、４１…アドレスバッファ、４２
…Ｘアドレスラッチ、４３…Ｙアドレスラッチ、５０…
内部アドレス発生部、５１…Ｘアドレスラッチ及び発生
部、５２…Ｙアドレスラッチ及び発生部、６０…アドレ
スオーバーフロー検出部、７０…マスタ／スレーブ検出
部、８０…状態ポインタ値発生部、８１…Ｙ状態ポイン
タ値発生部、８２…Ｘ状態ポインタ値発生部、９０…マ
スタリターン部、１００…スレーブアクセス制御部。
４０…アドレス格納部、４１…アドレスバッファ、４２
…Ｘアドレスラッチ、４３…Ｙアドレスラッチ、５０…
内部アドレス発生部、５１…Ｘアドレスラッチ及び発生
部、５２…Ｙアドレスラッチ及び発生部、６０…アドレ
スオーバーフロー検出部、７０…マスタ／スレーブ検出
部、８０…状態ポインタ値発生部、８１…Ｙ状態ポイン
タ値発生部、８２…Ｘ状態ポインタ値発生部、９０…マ
スタリターン部、１００…スレーブアクセス制御部。
Claims (14)
- 【請求項１】 開始アドレスを入力して、マスタチップ
とスレーブチップとを設定するステップと、 オーバーフローが発生するまで、状態ポインタ値と前記
開始アドレスとを用いて開始アドレスに相当するマスタ
チップのブロックのデータをアクセスするステップと、 オーバーフローが発生すると、オーバーフローが発生し
た方向を判断し、その方向のスレーブチップにアクセス
権を移転するステップと、 前記開始アドレスと状態ポインタ値とを用いて前記アク
セス権を移されたスレーブチップの残りブロックのデー
タを全てアクセスするまでアクセスするステップと、 前記スレーブチップのブロックの全てのデータのアクセ
スが完了されると、マスタチップにアクセス権を移転す
るステップとを有することを特徴とするランダムブロッ
クアクセスメモリのチップ拡張制御方法。 - 【請求項２】 前記開始アドレスを入力して、マスタチ
ップとスレーブチップとを設定するステップは、 前記開始アドレスを入力するステップと、 前記入力された開始アドレスに該当するメモリチップを
マスタチップに設定するステップと、 前記マスタチップに該当するメモリチップに隣接したメ
モリチップをスレーブチップに設定するステップとによ
り行われることを特徴とする請求項１に記載のランダム
ブロックアクセスメモリのチップ拡張制御方法。 - 【請求項３】 前記オーバーフローが発生するまで、開
始アドレスと状態ポインタ値とを用いて該当ブロックの
データをアクセスするステップは、 前記開始アドレスと状態ポインタ値とを用いて該当ブロ
ックのアドレスを発生するステップと、 前記発生されたアドレスを用いてオーバーフローが発生
したかどうかを検査するステップと、 前記検査結果、オーバーフローが発生しないと、前記発
生されたアドレスに該当するブロックのデータをアクセ
スするステップと、 前記状態ポインタ値を用いて該当ブロックのデータのア
クセスが全部完了したかどうかを検査し、完了しない場
合には、前記そのブロックのアドレスを発生させるステ
ップに戻り、完了された場合には終了するステップとに
より行われることを特徴とする請求項１に記載のランダ
ムブロックアクセスメモリのチップ拡張制御方法。 - 【請求項４】 前記オーバーフローが発生すると、オー
バーフローが発生した方向を判断して、その方向のスレ
ーブチップにアクセス権を移転するステップは、 オーバーフローが発生すると、オーバーフローが発生し
た方向のＸ，Ｙ，ＸＹ方向を判断するステップと、 前記判断結果に基づいて、判断された方向のスレーブチ
ップをイネーブルさせるステップと、 前記イネーブルされたスレーブチップにアクセス権を移
転させるステップとにより行われることを特徴とする請
求項１に記載のランダムブロックアクセスメモリのチッ
プ拡張制御方法。 - 【請求項５】 前記開始アドレスと状態ポインタ値とを
用いてアクセス権を移されたスレーブチップの残りブロ
ックのデータのアクセスが完了されるまで、データをア
クセスするステップは、 前記開始アドレスと状態ポインタ値とを用いてスレーブ
チップの残りブロックに該当するアドレスを発生するス
テップと、 前記発生されたアドレスに該当するデータをアクセスす
るステップと、 前記状態ポインタ値を用いて残りブロックのアドレスに
該当するデータのアクセスが完了されたかどうかを検査
するステップと、 前記検査結果、残りブロックのアドレスに該当するデー
タのアクセスが完了されない場合には前記スレーブチッ
プの残りブロックに該当するアドレスを発生するステッ
プに戻るステップとにより行われることを特徴とする請
求項１に記載のランダムブロックアクセスメモリのチッ
プ拡張制御方法。 - 【請求項６】 前記オーバーフローの方向の判断結果に
基づいて、その方向のスレーブチップをイネーブルさせ
るステップは、 前記判断結果、オーバーフローが発生した方向がＸ方向
の場合には、マスタチップからＸ方向のスレーブチップ
をイネーブルさせるステップと、 前記判断結果、オーバーフローが発生した方向がＹ方向
の場合には、マスタチップからＹ方向のスレーブチップ
をイネーブルさせるステップと、 前記判断結果、オーバーフローが発生した方向がＸＹ方
向の場合には、マスタチップからＸＹ方向のスレーブチ
ップをイネーブルさせるステップとにより行われること
を特徴とする請求項４に記載のランダムブロックアクセ
スメモリのチップ拡張制御方法。 - 【請求項７】 入力される開始アドレスに同期して出力
するために、一時的に格納するアドレス格納手段と、 前記アドレス格納手段から出力される開始アドレスと外
部から入力されるチップ拡張信号（ＣＥＸＰ）とに基づ
いて、マスタチップであるかスレーブチップであるかを
検出するマスタ／スレーブ検出手段と、 前記マスタ／スレーブ検出手段から出力される信号と、
外部から入力されるチップ拡張信号（ＣＥＸＰ）と、マ
スタチップから出力されるアドレスオーバーフロー入力
信号（ＡＯＦＩ）とに基づいてチップアクセスイネーブ
ル信号を成生してスレーブチップへのデータアクセスを
制御するスレーブアクセス制御手段と、 前記マスタ／スレーブ検出手段とスレーブアクセス制御
手段とから出力される信号に基づいて、前記アドレス格
納手段から出力される開始アドレスと外部から入力され
るクロック（ＣＬＫ）とを用いて、内部でメモリアクセ
スに用いられる内部アドレスを発生する内部アドレス発
生手段と、 前記外部から入力されるクロック（ＣＬＫ）を用いて状
態ポインタ値を発生し、前記アドレス格納手段と前記内
部アドレス発生手段とへその値を送ってそれらを制御す
る状態ポインタ値発生手段と、 前記状態ポインタ値発生手段から出力される状態ポイン
タ値に基づいて、マスタチップにアクセス権を移転させ
るマスタリターン信号を発生するマスタリターン手段
と、 前記マスタリターン手段から出力される信号に基づい
て、前記内部アドレス発生手段から出力される内部アド
レスを用いてアドレスのオーバーフローを検出し、スレ
ーブチップにアドレスオーバーフロー信号を出力するア
ドレスオーバーフロー検出手段とからなることを特徴と
するランダムブロックアクセスメモリのチップ拡張制御
装置。 - 【請求項８】 前記アドレス格納手段は、入力される開
始アドレスをバッファリングするアドレスバッファと、 前記状態ポインタ値発生手段の制御の下で、前記アドレ
スバッファから出力される開始Ｘアドレスをラッチする
Ｘアドレスラッチと、 前記状態ポインタ値発生手段の制御の下で、前記アドレ
スバッファから出力される開始Ｙアドレスをラッチする
Ｙアドレスラッチとからなることを特徴とする請求項７
に記載のランダムブロックアクセスメモリのチップ拡張
制御装置。 - 【請求項９】 前記内部アドレス発生手段は、 前記マスタ／スレーブ検出手段とスレーブアクセス制御
手段及び状態ポインタ値発生手段から出力される信号に
基づいて、前記アドレス格納手段から出力される開始Ｘ
アドレスを用いて、内部でメモリアクセスに用いられる
初期の内部Ｘアドレスを設定するとともに、外部から入
力されるクロック（ＣＬＫ）に基づいて内部Ｘアドレス
を発生するＸアドレスラッチ及び発生手段と、 前記マスタ／スレーブ検出手段とスレーブアクセス制御
手段及び状態ポインタ発生手段から出力される信号に基
づいて、前記アドレス格納手段から出力される開始Ｙア
ドレスを用いて、内部でメモリアクセスに用いられる初
期の内部Ｙアドレスを設定するとともに、外部から入力
されるクロック（ＣＬＫ）に基づいて、内部Ｙアドレス
を発生するＹアドレスラッチ及び発生手段とからなるこ
とを特徴とする請求項７に記載のランダムブロックアク
セスメモリのチップ拡張制御装置。 - 【請求項１０】 前記状態ポインタ値発生手段は、 外部から入力されるクロックをカウントしてブロックサ
イズの値となると、Ｙ状態ポインタ値を発生させて前記
内部アドレス発生手段とマスタリターン手段とに出力す
るＹ状態ポインタと、 前記Ｙ状態ポインタから出力されるＹ状態ポインタ値を
カウントしてそれがブロックサイズになると、Ｘ状態ポ
インタ値を発生させてアドレス格納手段と内部アドレス
発生手段及びマスタリターン手段に出力するＸ状態ポイ
ンタとからなることを特徴とする請求項７に記載のラン
ダムブロックアクセスメモリのチップ拡張制御装置。 - 【請求項１１】 前記Ｙ状態ポインタは、ブロックサイ
ズに応じた特定ビット数のカウンタからなることを特徴
とする請求項１０に記載のランダムアクセスメモリのチ
ップ拡張制御装置。 - 【請求項１２】 前記Ｘ状態ポインタは、ブロックサイ
ズに応じた特定ビット数のカウンタからなることを特徴
とする請求項１０に記載のランダムアクセスメモリのチ
ップ拡張制御装置。 - 【請求項１３】 前記Ｙ状態ポインタは、ブロックサイ
ズが１６×１６の場合、４ビットカウンタからなること
を特徴とする請求項１１に記載のランダムアクセスメモ
リのチップ拡張制御装置。 - 【請求項１４】 前記Ｘ状態ポインタは、ブロックサイ
ズが１６×１６の場合、４ビットカウンタからなること
を特徴とする請求項１２に記載のランダムアクセスメモ
リのチップ拡張制御装置。
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