JPH06149727A - データバス - Google Patents

Abstract

(57)【要約】 【目的】 複数のバスマスタが同時にバススレーブをア
クセスすることが可能となり、回路全体の処理効率向上
が図れるデータバスを提供する。 【構成】 複数のバスマスタが接続されたデータバス
に、バス開閉手段とバス開閉制御手段を設け、データバ
スを複数の区間に区分し、各バスマスタからのアドレス
信号，ステータス信号等を元に隣接するデータバス区間
同士を適切に分割したり、または接続することにより、
複数バスマスタによるバススレーブの同時アクセスが可
能となる。よってデータバス使用順番待ち時間が削減さ
れ、回路全体の処理効率を向上できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のバスマスタが接
続されたデータバスに関するものである。

【０００２】

【従来の技術】近年、ディジタル信号処理装置において
は性能の向上を図るため、複数のマイクロプロセッサや
ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ ｐｒｏｃｅｓ
ｓｏｒ），ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃ
ｃｅｓｓ）制御回路等のバスマスタが益々多用されるよ
うになってきた。

【０００３】以下、図面を参照しながら従来のデータバ
スについて説明を行う。図９は従来のデータバスを使用
した回路のブロック図である。図９において１〜３はマ
イクロプロセッサ、４〜８はメモリ、９は入力ポート、
１０は出力ポート、１１及び１２はアドレス選択器であ
る。１３はバスアービタである。一般的にバスアービタ
１３は、マイクロプロセッサ１〜３に付けられた優先順
位にしたがってバス使用権を付与するように制御する回
路構成とされている。また、１４は８ビットのデータバ
ス、１５〜１７はマイクロプロセッサ１〜３の各々より
出力される２０ビットのアドレスバスである。１８〜２
０はマイクロプロセッサ１〜３の各々が出力するデータ
バス１４のバス使用権要求信号線で、２１〜２３はバス
アービタ１３が調停の結果として出力するデータバス１
４のバス使用許可信号線である。

【０００４】アドレス選択器１１は、バス使用許可信号
線２１，２２とアドレスバス１５，１６を入力し、メモ
リ５が入力するメモリアドレス２４を生成する。アドレ
ス選択器１１は、バス使用許可信号線２２，２３とアド
レスバス１６，１７を入力し、メモリ７が入力するメモ
リアドレス２５を生成する。メモリ４〜８のうち、メモ
リ４，６，８はマイクロプロセッサ１〜３の各々の専用
のプログラムメモリであり、他のマイクロプロセッサが
アクセスすることは無い。メモリ５はマイクロプロセッ
サ１，２間のデータ引き渡し用のバッファメモリで、両
方のマイクロプロセッサがアクセスし得る共用のメモリ
である。同様に、メモリ７はマイクロプロセッサ２，３
間のデータ引き渡し用のバッファメモリで、両方のマイ
クロプロセッサがアクセスし得る共用のメモリである。

【０００５】以上のように構成された従来のデータバス
について、以下その動作を説明する。先ず、図９の回路
の全体的動作について説明する。図９に示す回路は、入
力ポート９から入力したデータに対して、マイクロプロ
セッサ１〜３により３段階の変換処理を施し、結果のデ
ータを出力ポート１０から出力する。マイクロプロセッ
サ１は、メモリ４内のプログラムに従って、入力ポート
９から入力したデータに第一の変換処理を施し、その結
果のデータをメモリ５に書き込む。マイクロプロセッサ
２は、メモリ６内のプログラムに従って、メモリ５から
読み出したデータに第二の変換処理を施し、その結果の
データをメモリ７に書き込む。マイクロプロセッサ３
は、メモリ８内のプログラムに従ってメモリ７から読み
出したデータに第三の変換処理を施し、その結果のデー
タを出力ポート１０に出力する。

【０００６】次に、マイクロプロセッサ１〜３のバスス
レーブ・アクセス動作の一例として、マイクロプロセッ
サ２がメモリ７にデータを書き込む動作について説明す
る。まず、マイクロプロセッサ２は、データバス１４の
使用権を得る為にバスアービタ１３に対してバス使用権
要求信号を出力する。バスアービタ１３は、バス使用要
求中の他のマイクロプロセッサの優先順位を勘案の上、
適当な時期にバス使用許可信号を出力し、マイクロプロ
セッサ２にバス使用許可を与える。この後、マイクロプ
ロセッサ２はアドレスバス１６，データバス１４に信号
を出力する。メモリ７が入力するメモリアドレスはアド
レス選択器１２が供給する。メモリ７は、マイクロプロ
セッサ２，３の両方がアクセスし得る為、アドレス選択
器１２はバス使用許可信号により現在有効なバスマスタ
がマイクロプロセッサ２であることを判定し、アドレス
バス１６の内容をメモリアドレス２５として出力する。

【０００７】上記のように、複数のバスマスタが接続さ
れた従来のデータバスでは、バスアービタ１３の調停の
元に、時分割でデータバス使用権を各バスマスタに振り
分けていた。図１０は、このようなデータバスを採用し
た回路におけるマイクロプロセッサのメモリアクセス動
作の時間的推移を示す図である。ここで、１回のメモリ
アクセスに要する単位時間をＴとする。この例では、３
つのマイクロプロセッサ１〜３が各々２回づつメモリを
アクセスするのに、６Ｔの時間を要している。

【０００８】

【発明が解決しようとする課題】しかしながら、上記し
た従来のデータバスでは、１つのバスマスタがデータバ
スを使用中は、他のバスマスタはデータバスの空きを待
つこととなり、回路全体の処理効率が低下するという問
題点を有していた。

【０００９】本発明は上記課題を解決し、複数のバスマ
スタが同時に使用可能なデータバスを提供することを目
的としている。

【００１０】

【課題を解決するための手段】本発明は上記目的を達成
するために、複数のバスマスタが接続されたデータバス
に、バス開閉手段および該バス開閉手段を制御するバス
開閉制御手段を設けたものである。

【００１１】

【作用】本発明は上記の構成により、複数のバスマスタ
が接続されたデータバスを各々の該バスマスタ専用のデ
ータバス区間と、配線上隣接する該バスマスタ対が共用
するデータバス区間に区分し、該バスマスタが出力する
アドレス信号またはステータス信号またはその両方を基
に、隣接する該データバス区間同士を分割したり接続す
ることが可能となる為、複数のバスマスタが同時にバス
スレーブをアクセスすることができるようになり、バス
スレーブをアクセスする際に発生するデータバス使用順
番待ち時間を削減できるため、回路全体の処理効率を向
上することができる。

【００１２】

【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。図１は本実施例のブロック図であ
る。図１において、図９に示す構成要素と同一の構成要
素には、同一の符号を付して説明する。２６〜２９はバ
ス開閉器、３０，３１はバス開閉制御器である。また、
３２〜３６はバス開閉器２６〜２９によってデータバス
を区分したデータバス区間である。データバス区間３２
〜３６のうち、データバス区間３２，３４，３６は各々
マイクロプロセッサ１〜３の専用のデータバス区間であ
り、データバス区間３３はマイクロプロセッサ１及び２
の共用のデータバス区間であり、データバス区間３５は
マイクロプロセッサ２及び３の共用のデータバス区間で
ある。３７〜３９はマイクロプロセッサ１〜３の各々よ
り出力される読み出し，書き込みといったバスアクセス
内容を示すバスステータス信号線である。マイクロプロ
セッサ１〜３は読み出し動作を行なう場合には、各々の
バスステータス信号線３７〜３９にＬレベルの信号を出
力し、それ以外の場合にはＨレベルの信号を出力する。

【００１３】４０はマイクロプロセッサ１がマイクロプ
ロセッサ２に対して出力するデータバス区間３３のバス
使用権要求信号線で、４１はマイクロプロセッサ２がマ
イクロプロセッサ１に対して出力するデータバス区間３
３のバス使用許可信号線である。４２はマイクロプロセ
ッサ２がマイクロプロセッサ１に対して出力するデータ
バス区間３３のバス使用権要求信号線で、４３はマイク
ロプロセッサ１がマイクロプロセッサ２に対して出力す
るデータバス区間３３のバス使用許可信号線である。４
４はマイクロプロセッサ２がマイクロプロセッサ３に対
して出力するデータバス区間３５のバス使用権要求信号
線で、４５はマイクロプロセッサ３がマイクロプロセッ
サ２に対して出力するデータバス区間３５のバス使用許
可信号線である。４６はマイクロプロセッサ３がマイク
ロプロセッサ２に対して出力するデータバス区間３５の
バス使用権要求信号線で、４７はマイクロプロセッサ２
がマイクロプロセッサ３に対して出力するデータバス区
間３５のバス使用許可信号線である。

【００１４】また、図２は本実施例のバス開閉器２６の
内部ブロック図である。端子Ｖはバス開閉器２６の電源
端子であり、端子ＧＮＤはバス開閉器２６の接地端子で
ある。Ａ１〜Ａ８およびＢ１〜Ｂ８は、データバスを接
続する端子であり、端子Ａ１〜Ａ８にデータバス区間３
２を接続し、端子Ｂ１〜Ｂ８にデータバス区間３３を接
続する。端子ＥＮは端子Ａ１〜Ａ８と端子Ｂ１〜Ｂ８の
出力有効化信号の入力端子である。端子ＥＮの入力信号
がＬレベルの期間は、端子Ａ１〜Ａ８または端子Ｂ１〜
Ｂ８のどちらか一方が入力端子で他方が出力端子とな
り、データバス区間３２と３３は電気的に接続される。
また、端子ＥＮの入力信号がＨレベルの期間は、全ての
データバス接続用の端子Ａ１〜Ａ８，Ｂ１〜Ｂ８が高イ
ンピーダンス状態となり、データバス区間３２，３３は
電気的に分割される。

【００１５】端子ＤＲは端子Ａ１〜Ａ８と端子Ｂ１〜Ｂ
８の間のデータ入出力方向指定信号の入力端子である。
端子ＤＲの入力信号がＬレベルの期間は、端子Ｂ１〜Ｂ
８が入力端子，端子Ａ１〜Ａ８が出力端子となり、端子
Ｂ１〜Ｂ８で入力したデータが端子Ａ１〜Ａ８に出力さ
れる。また、端子ＤＲの入力信号がＨレベルの期間は、
端子Ａ１〜Ａ８が入力端子，端子Ｂ１〜Ｂ８が出力端子
となり、Ａ１〜Ａ８端子で入力したデータが端子Ｂ１〜
Ｂ８に出力される。図３は、端子ＥＮ，ＤＲの入力信号
によるバス開閉器２６の動作状態を表に整理したもので
ある。なお、バス開閉器２７〜２９もバス開閉器２６と
同様の構造である。

【００１６】また、図４は図１に示すマイクロプロセッ
サ１〜３の各々のメモリマップである。マイクロプロセ
ッサ１のメモリアドレス空間にはメモリ４及び５、マイ
クロプロセッサ２のメモリアドレス空間にはメモリ５〜
７、マイクロプロセッサ３のメモリアドレス空間にはメ
モリ７及び８がそれぞれ割り付けられている。

【００１７】また、図５では図１に示すバス開閉制御器
３０の内部構成を示すブロック図である。ＤＲ０，ＥＮ
０はそれぞれバス開閉器２６に対するデータ入出力方向
指定信号線，出力有効化信号線であり、ＤＲ１，ＥＮ１
はそれぞれバス開閉器２７に対するデータ入出力方向指
定信号線，出力有効化信号線である。ＭＡ１はメモリ５
が入力する１７ビットのメモリアドレス信号線である。
また、４８はアドレスバスＡＢ０の２０ビットのうちの
上位３ビットに対するアドレスデコーダであり、Ｅ０は
アドレスデコーダ４８の出力信号線である。アドレスデ
コーダ４８は、マイクロプロセッサ１がメモリ５のアド
レス、即ち〔０００００Ｈ〕〜〔１ＦＦＦＦＨ〕（末尾
のＨは１６進数表現であることを示す。）のアドレス信
号をアドレスバスＡＢ０に出力した時、ＡＢ０の上位３
ビットが〔０００Ｂ〕（末尾のＢは２進数表現であるこ
とを示す。）になったことを検出して、出力信号線Ｅ０
をＬレベルにする。それ以外のときは出力信号線Ｅ０は
常にＨレベルである。

【００１８】４９はアドレスバスＡＢ１の２０ビットの
うちの上位３ビットに対するアドレスデコーダであり、
Ｅ１はアドレスデコーダ４９の出力信号線である。アド
レスデコーダ４９は、マイクロプロセッサ２がメモリ５
のアドレス、即ち〔２００００Ｈ〕〜〔３ＦＦＦＦＨ〕
のアドレス信号をアドレスバスＡＢ１に出力した時、ア
ドレスバスＡＢ１の上位３ビットが〔００１Ｂ〕になっ
たことを検出して、出力信号線Ｅ１をＬレベルにする。
それ以外のときは出力信号線Ｅ１は常にＨレベルであ
る。５０はアドレスバスＡＢ０の下位１７ビットおよび
アドレスバスＡＢ１の下位１７ビットを入力し、どちら
をメモリアドレス信号線ＭＡ１とするかを選択するメモ
リアドレスセレクタである。

【００１９】５１はアドレスデコーダ４８及び４９の出
力信号線Ｅ０，Ｅ１からバス開閉器２６の出力有効化信
号線ＥＮ０を生成するバス開閉判定器であり、５２は出
力有効化信号線ＥＮ０とバスステータス信号ＲＷ０から
バス開閉器２６のデータ入出力方向指定信号線ＤＲ０を
生成するバス方向判定器である。５３はアドレスデコー
ダ４８及び４９の出力信号線Ｅ０，Ｅ１からバス開閉器
２７の出力有効化信号線ＥＮ１を生成するバス開閉判定
器であり、５４は出力有効化信号線ＥＮ１とバスステー
タス信号ＲＷ１からバス開閉器２７のデータ入出力方向
指定信号線ＤＲ１を生成するバス方向判定器である。

【００２０】また、図６は図１に示すバス開閉制御器３
１の内部構成を示すブロック図である。ＤＲ２，ＥＮ２
はそれぞれバス開閉器２８に対するデータ入出力方向指
定信号線，出力有効化信号線であり、ＤＲ３，ＥＮ３は
それぞれバス開閉器２９に対するデータ入出力方向指定
信号線，出力有効化信号線であり、ＭＡ３はメモリ７が
入力する１７ビットのメモリアドレス信号線である。ま
た、５５はアドレスバスＡＢ１の上位３ビットに対する
アドレスデコーダであり、Ｅ２はアドレスデコーダ５５
の出力信号線である。アドレスデコーダ５５はマイクロ
プロセッサ２がメモリ７のアドレス、即ち〔４００００
Ｈ〕〜〔５ＦＦＦＦＨ〕のアドレス信号をアドレスバス
ＡＢ１に出力した時、ＡＢ１の上位３ビットが〔０１０
Ｂ〕になったことを検出して、出力信号線Ｅ２をＬレベ
ルにする。それ以外のときは出力信号線Ｅ２は常にＨレ
ベルである。５６はアドレスバスＡＢ２の上位３ビット
に対するアドレスデコーダであり、Ｅ３はアドレスデコ
ーダ５６の出力信号線である。アドレスデコーダ５６は
マイクロプロセッサ３がメモリ７のアドレス、即ち〔０
００００Ｈ〕〜〔１ＦＦＦＦＨ〕のアドレス信号をアド
レスバスＡＢ２に出力した時、ＡＢ２の上位３ビットが
〔０００Ｂ〕になったことを検出して、出力信号線Ｅ３
をＬレベルにする。それ以外のときは出力信号線Ｅ３は
常にＨレベルである。

【００２１】５７はＡＢ１の下位１７ビットおよびＡＢ
２の下位１７ビットを入力し、どちらをメモリアドレス
信号線ＭＡ３とするかを選択するメモリアドレスセレク
タであり、５８はアドレスデコーダ５５，５６の出力信
号線Ｅ２，Ｅ３からバス開閉器２８の出力有効化信号線
ＥＮ２を生成するバス開閉判定器、５９は出力有効化信
号線ＥＮ２とバスステータス信号ＲＷ１からバス開閉器
２８のデータ入出力方向指定信号線ＤＲ２を生成するバ
ス方向判定器である。また、６０はアドレスデコーダＡ
Ｄ２，ＡＤ３の出力信号線Ｅ２，Ｅ３からバス開閉器２
９の出力有効化信号線ＥＮ３を生成するバス開閉判定
器、６１は出力有効化信号線ＥＮ３とバスステータス信
号ＲＷ２からバス開閉器２９のデータ入出力方向指定信
号線ＤＲ３を生成するバス方向判定器である。

【００２２】以上のように構成されたデータバスについ
て、以下その動作を説明する。先ず、図１の回路の全体
的動作は、入力ポート９から入力したデータに対して、
マイクロプロセッサ１〜３により３段階の変換処理を施
し、結果のデータを出力ポート１０から出力する。この
時、メモリ５及び７はマイクロプロセッサ間のデータ引
き渡し用のバッファメモリとして使用される。

【００２３】次に、マイクロプロセッサのバススレーブ
・アクセス動作の一例として、マイクロプロセッサ２が
メモリ７にデータを書き込む動作について説明する。図
７は、マイクロプロセッサ２がメモリ７にデータを書き
込む場合の一連の動作を示したフローチャートである。
図７を参照して、バス使用権要求信号線４４，４６及び
バス使用許可信号線４５によって送信される信号を説明
する。データバス区間３５はマイクロプロセッサ２及び
３の両方が使用する可能性がある。よって、バス使用権
要求信号線４４，４６およびバス使用許可信号線４５，
４７を用いて、同時に両方のマイクロプロセッサが使用
することを防ぐ。

【００２４】マイクロプロセッサ２は、メモリ７のアク
セスの前にバス使用権要求信号線４６の信号がＨレベル
であること、即ちマイクロプロセッサ３がデータバス区
間３５を使用していないことを確認する。もし、バス使
用許可信号線４５の信号がＬレベルであれば、マイクロ
プロセッサ３がデータバス区間３５の使用を終了し、バ
ス使用許可信号線４５の信号がＨレベルになるのを待
つ。この後、マイクロプロセッサ２はバス使用権要求信
号線４４の信号をＬレベルにして、データバス区間３５
の使用権要求をした後、マイクロプロセッサ３がこの要
求を許可し、バス使用許可信号線４５の信号をＬレベル
にするのを待ってから、アドレスバスＡＢ１，バスステ
ータス信号線３８，データバスに信号を出力する。その
後、マイクロプロセッサ２はバス使用権要求信号線４４
の信号をＨレベルにして、データバス区間３３の使用権
を放棄してから一連の書き込み動作を終了する。マイク
ロプロセッサ３は、これに対してバス使用許可信号線４
５の信号をＨレベルにして許可を取り消す。

【００２５】図７の中のアドレスバスＡＢ１，バスステ
ータス信号ＲＷ１及びデータバスＤＢに信号を出力した
時の動作を以下に説明する。図４のメモリマップよりメ
モリ７はマイクロプロセッサ２のメモリ空間の〔４００
００Ｈ〕〜〔５ＦＦＦＦＨ〕番地に割り付けられてい
る。そこで、マイクロプロセッサ２はアドレスバスＡＢ
１にこの範囲の中の１つのアドレス、例えば〔５０００
０Ｈ〕を出力し、かつバスステータス信号ＲＷ１にＨレ
ベルの信号を出力する。図１に示すバス開閉制御器３０
及び３１はこれらの信号を入力する。図５においてアド
レスバスＡＢ１の上位３ビットは〔０１０Ｂ〕である
為、アドレスデコーダ４９の出力信号線Ｅ１はＨレベル
となり、バス開閉判定器５３の出力信号ＥＮ１はＨレベ
ルとなる。よって、図２に示すバス開閉器２７の端子Ｅ
ＮにはＨレベルの信号が入力され、端子Ａ１〜Ａ８，Ｂ
１〜Ｂ８は高インピーダンス状態となり、図１のデータ
バス区間３３と３４とは分割される。同時に、図６にお
いてアドレスバスＡＢ１の上位３ビットは〔０１０Ｂ〕
である為、アドレスデコーダ５５の出力信号線Ｅ２はＬ
レベルとなる。

【００２６】一方、図１に於いてバス使用許可信号線４
５がＬレベルの期間はマイクロプロセッサ３はメモリ７
をアクセスしない為、アドレスバスＡＢ２の上位３ビッ
トが〔０００Ｂ〕になることは無く、アドレスデコーダ
ＡＤ３の出力信号Ｅ３はＨレベルを保っている。よっ
て、図６に於いてバス開閉判定器５８の出力信号ＥＮ２
はＬレベルとなり、更にバス方向判定器５９の出力信号
ＤＲ２はＨレベルとなる。よって、図２のバス開閉器２
８の端子ＥＮにはＬレベルの信号が入力され、端子ＤＲ
にはＨレベルの信号が入力される。よって、図３に示す
表より、バス開閉器２８の端子Ａ１〜Ａ８から入力され
たデータは端子Ｂ１〜Ｂ８に出力され、データバス区間
３４と３５とは接続される。

【００２７】一方、図６に於いてバス開閉制御器３１の
アドレスデコーダ５６の出力信号Ｅ３は、前述のように
Ｈレベルである為、バス開閉判定器６０の出力信号ＥＮ
３はＨレベルとなる。よって、図２のバス開閉器２９の
端子ＥＮにはＨレベルの信号が入力され、バス開閉器２
９の端子Ａ１〜Ａ８，Ｂ１〜Ｂ８は高インピーダンス状
態となり、データバス区間３５と３６とは分割される。

【００２８】上記のように、マイクロプロセッサ２はデ
ータバス区間３４及び３５を使用しているが、データバ
ス区間３２，３３及び３６は使用しておらず、かつデー
タバス区間３４及び３５からは電気的に分離されてい
る。従って、上記の動作と並行して、マイクロプロセッ
サ１はデータバス区間３２を介したメモリ４のアクセ
ス、またはデータバス区間３２と３３を介したメモリ５
のアクセスが可能であり、マイクロプロセッサ３はデー
タバス区間３６を介したメモリ８のアクセスが可能であ
る。

【００２９】以上のように本実施例によれば、データバ
スをバス開閉器２６〜２９によりデータバス区間３２〜
３６に区切り、各バスマスタから出力されるアドレス信
号に応じてデータバス区間同士を分離したり接続するこ
とを可能としたことにより、複数のバスマスタが同時に
バススレーブをアクセスすることを可能とし、回路全体
の処理効率を向上することができる。このことを図８と
図１０とを参照しながら説明する。図８は本実施例の回
路におけるマイクロプロセッサのメモリアクセス動作の
時間的推移を示すものである。ここで、１回のメモリア
クセスに要する単位時間をＴとする。ここでは、図１０
と同様のメモリアクセスが２Ｔの時間で済んでいる。こ
のように、バススレーブをアクセスする際に発生するデ
ータバスＤＢ使用順番待ち時間を削減できるため、回路
全体の処理効率を向上することができる。さらに２つの
マイクロプロセッサで共用するデータバス区間の使用権
の授受を、マイクロプロセッサ間に張られたバス使用権
要求信号線，バス使用許可信号線を用いて行なう構成に
したことにより、バスアービタ回路を省略できる。

【００３０】

【発明の効果】本発明は、複数のバスマスタが接続され
たデータバスに、バス開閉手段および前記バス開閉手段
を制御するバス開閉制御手段を設けて、該データバスを
各々のバスマスタ専用のデータバス区間と、配線上隣接
するバスマスタ対が共用するデータバス区間に区分し、
バスマスタが出力するアドレス信号またはステータス信
号またはその両方を元に、隣接するデータバス区間同士
を分割したり接続することを可能としたことにより、複
数のバスマスタが同時にバススレーブをアクセスするこ
とが可能となり、バススレーブをアクセスする際に発生
するデータバス使用順番待ち時間を削減できるため、回
路全体の処理速度を向上することができる優れたデータ
バスを実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のデータバスを使用した回路
のブロック図

【図２】同データバスのバス開閉手段の内部ブロック図

【図３】同データバスのバス開閉手段の動作状態を示す
図

【図４】同データバスに接続された各マイクロプロセッ
サのメモリマップを示す図

【図５】同データバスのバス開閉制御手段の内部ブロッ
ク図

【図６】同データバスのバス開閉制御手段の内部ブロッ
ク図

【図７】同データバスのマイクロプロセッサの書き込み
動作のフローチャート

【図８】同データバスのマイクロプロセッサのメモリア
クセス動作の時間的推移を示す図

【図９】従来のデータバスを使用した回路のブロック図

【図１０】同データバスのマイクロプロセッサのメモリ
アクセス動作の時間的推移を示す図

【符号の説明】 １，２，３ マイクロプロセッサ ４，５，６，７，８ メモリ ９ 入力ポート １０ 出力ポート ２６，２７，２８，２９ バス開閉器 ３０，３１ バス開閉制御器

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のバスマスタが接続されたデータバス
   を複数の区間に分割可能とするバス開閉手段と、該バス
   マスタが出力するアドレス信号またはステータス信号ま
   たはその両方を入力し該バス開閉手段を制御するバス開
   閉制御手段を備え、該バス開閉手段によって、データバ
   スを各々の該バスマスタ専用のデータバス区間と、配線
   上隣接する該バスマスタ対が共用するデータバス区間に
   区分し、該バス開閉制御手段によって該バス開閉手段を
   制御することによって、隣接する該データバス区間同士
   を分割したり接続することを可能としたデータバス。