JPH0160864B2 - - Google Patents
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- JPH0160864B2 JPH0160864B2 JP58116014A JP11601483A JPH0160864B2 JP H0160864 B2 JPH0160864 B2 JP H0160864B2 JP 58116014 A JP58116014 A JP 58116014A JP 11601483 A JP11601483 A JP 11601483A JP H0160864 B2 JPH0160864 B2 JP H0160864B2
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- JP
- Japan
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- memory
- dual port
- bus
- data
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、複数台のコントローラを伝送バス
を介して互いに接続し、これらコントローラ間で
互いにデータの交換を行なうマルチコントローラ
システムに関する。一般に、この種のシステムに
おいては、伝送バス上のデータ転送速度は勿論の
こと、各コントローラの送受信データを送信また
は受信する迄の総合的な転送速度、すなわち実効
転送速度を高速化することが望ましい。
を介して互いに接続し、これらコントローラ間で
互いにデータの交換を行なうマルチコントローラ
システムに関する。一般に、この種のシステムに
おいては、伝送バス上のデータ転送速度は勿論の
こと、各コントローラの送受信データを送信また
は受信する迄の総合的な転送速度、すなわち実効
転送速度を高速化することが望ましい。
第１図は、従来のコントローラの概要を示すブ
ロツク図である。同図からも明らかなように、コ
ントローラ１は、バツフアメモリを備えたデータ
送受信装置（データ転送装置ともいう。）２およ
びシステムメモリ３等から構成され、該データ転
送装置２とメモリ３とはシステム内のバス（シス
テムバス）４を介して接続されている。なお、５
は伝送バスであり、マルチコントローラシステム
を構成するときは、この伝送バス５に複数のコン
トローラが並設される。
ロツク図である。同図からも明らかなように、コ
ントローラ１は、バツフアメモリを備えたデータ
送受信装置（データ転送装置ともいう。）２およ
びシステムメモリ３等から構成され、該データ転
送装置２とメモリ３とはシステム内のバス（シス
テムバス）４を介して接続されている。なお、５
は伝送バスであり、マルチコントローラシステム
を構成するときは、この伝送バス５に複数のコン
トローラが並設される。
すなわち、データの送信は、システムメモリ３
の所定領域に格納されたデータをシステムバス４
を経て送受信装置内のバツフアメモリに転送した
後、該バツフアメモリから伝送バス５を介してデ
ータを送出することにより行なわれる。一方、デ
ータの受信は、受信データを送受信装置内のバツ
フアメモリに格納した後、システムバス４を介し
てメモリ３の所定領域に転送することにより行な
われる。したがつて、このような方式では、バツ
フアメモリとシステムメモリとの間でデータを転
送するための時間が必要となり、その分だけデー
タ転送速度が低下するという欠点を有することに
なる。
の所定領域に格納されたデータをシステムバス４
を経て送受信装置内のバツフアメモリに転送した
後、該バツフアメモリから伝送バス５を介してデ
ータを送出することにより行なわれる。一方、デ
ータの受信は、受信データを送受信装置内のバツ
フアメモリに格納した後、システムバス４を介し
てメモリ３の所定領域に転送することにより行な
われる。したがつて、このような方式では、バツ
フアメモリとシステムメモリとの間でデータを転
送するための時間が必要となり、その分だけデー
タ転送速度が低下するという欠点を有することに
なる。
この発明はかかる点に鑑みてなされたもので、
データの転送速度を向上させるとともに、転送デ
ータの書込み、読出しを容易になしうるマルチコ
ントローラシステムを提供することを目的とする
ものである。
データの転送速度を向上させるとともに、転送デ
ータの書込み、読出しを容易になしうるマルチコ
ントローラシステムを提供することを目的とする
ものである。
その要点は、転送装置のメモリをシステムバス
と伝送バスの双方からアクセス可能な１対のデユ
アルポートメモリで構成するとともに、この１対
のメモリをコントローラの数に応じてそれぞれブ
ロツク分割し、１方のブロツクでデータを送信し
ているときは他方のブロツクでデータの書込みを
行ない、残りのブロツクでデータを受信している
ときはそれに対応する他方のブロツクでデータの
読出しを行なうようにした点にある。
と伝送バスの双方からアクセス可能な１対のデユ
アルポートメモリで構成するとともに、この１対
のメモリをコントローラの数に応じてそれぞれブ
ロツク分割し、１方のブロツクでデータを送信し
ているときは他方のブロツクでデータの書込みを
行ない、残りのブロツクでデータを受信している
ときはそれに対応する他方のブロツクでデータの
読出しを行なうようにした点にある。
第２図はこの発明の実施例を示す構成図、第３
図は第２図のメモリ切換回路および制御回路の具
体的な構成を示すブロツク図である。第２図に示
されるように、この実施例は、コントローラ１1
の主としてデータ転送装置２1がシステムバス４
と伝送バス５の双方からアクセス（読み、書き）
可能な１対のデユアルポートメモリ６，７と、切
換回路８，９と、切換回路の制御回路１０とから
構成されている点が特徴である。なお、伝送バス
５に並設される他のコントローラ１2，１Nも、こ
れと同様に構成されることは云う迄もない。ま
た、コントローラ１のデータ処理部等は、図示が
省略されている。各々のデユアルポートメモリ
６，７は、コントローラの数に応じてそれぞれ複
数のブロツクＢ１１〜Ｂ１Ｎ，Ｂ２１〜Ｂ２Ｎに
分割され、例えばブロツクＢ１Ｎ，Ｂ２Ｎはコン
トローラＮのデータ送信または送信データの書込
み領域となり、その他のブロツクＢ１１，Ｂ１２
……，Ｂ２１，Ｂ２２……はコントローラＮに対
するデータ受信または受信データの読出し領域と
なる。切換回路８，９は、それぞれデユアルポー
トメモリ６，７の各ブロツク毎にシステムバス４
と伝送バス５の接続を切換える働きをし、切換制
御回路１０は、両方のバスが同一デユアルポート
メモリの同一ブロツクに同時に接続されないよう
に制御する。すなわち、デユアルポートメモリ７
のブロツクＢ２Ｎが、切換回路８を介して伝送バ
ス５へ接続されている場合は、メモリ６のブロツ
クＢ１Ｎは切換回路９を介してシステムバス４へ
接続されることになる。
図は第２図のメモリ切換回路および制御回路の具
体的な構成を示すブロツク図である。第２図に示
されるように、この実施例は、コントローラ１1
の主としてデータ転送装置２1がシステムバス４
と伝送バス５の双方からアクセス（読み、書き）
可能な１対のデユアルポートメモリ６，７と、切
換回路８，９と、切換回路の制御回路１０とから
構成されている点が特徴である。なお、伝送バス
５に並設される他のコントローラ１2，１Nも、こ
れと同様に構成されることは云う迄もない。ま
た、コントローラ１のデータ処理部等は、図示が
省略されている。各々のデユアルポートメモリ
６，７は、コントローラの数に応じてそれぞれ複
数のブロツクＢ１１〜Ｂ１Ｎ，Ｂ２１〜Ｂ２Ｎに
分割され、例えばブロツクＢ１Ｎ，Ｂ２Ｎはコン
トローラＮのデータ送信または送信データの書込
み領域となり、その他のブロツクＢ１１，Ｂ１２
……，Ｂ２１，Ｂ２２……はコントローラＮに対
するデータ受信または受信データの読出し領域と
なる。切換回路８，９は、それぞれデユアルポー
トメモリ６，７の各ブロツク毎にシステムバス４
と伝送バス５の接続を切換える働きをし、切換制
御回路１０は、両方のバスが同一デユアルポート
メモリの同一ブロツクに同時に接続されないよう
に制御する。すなわち、デユアルポートメモリ７
のブロツクＢ２Ｎが、切換回路８を介して伝送バ
ス５へ接続されている場合は、メモリ６のブロツ
クＢ１Ｎは切換回路９を介してシステムバス４へ
接続されることになる。
ここで、コントローラ１とコントローラ２との
間の、データ転送動作について説明する。
間の、データ転送動作について説明する。
いま、メモリ６のブロツクＢ１２が伝送バス５
に、またメモリ７のブロツクＢ２２がシステムバ
ス４にそれぞれ接続されているものとすると、コ
ントローラ２からコントローラ１に転送されるデ
ータ、すなわち、コントローラ１の受信データ
は、メモリ１のブロツクＢ１２で受信される。な
お、このとき、メモリ７のブロツクＢ２２から
は、先に受信されたデータの読出しが行なわれ
る。ブロツクＢ１２に受信されたデータについ
て、図示されない適宜な手段によつて誤りのない
ことが確認されると、切換制御回路１０および切
換回路８，９により破線の如くバスの切換えが行
なわれ、メモリ６のブロツクＢ１２はシステムバ
ス４に、またメモリ７のブロツクＢ２２は伝送バ
ス５にそれぞれ接続されるので、ブロツクＢ１２
で受信したデータをシステムバス４を介して読出
すとともに、ブロツクＢ２２をデータの受信に備
えることができる。
に、またメモリ７のブロツクＢ２２がシステムバ
ス４にそれぞれ接続されているものとすると、コ
ントローラ２からコントローラ１に転送されるデ
ータ、すなわち、コントローラ１の受信データ
は、メモリ１のブロツクＢ１２で受信される。な
お、このとき、メモリ７のブロツクＢ２２から
は、先に受信されたデータの読出しが行なわれ
る。ブロツクＢ１２に受信されたデータについ
て、図示されない適宜な手段によつて誤りのない
ことが確認されると、切換制御回路１０および切
換回路８，９により破線の如くバスの切換えが行
なわれ、メモリ６のブロツクＢ１２はシステムバ
ス４に、またメモリ７のブロツクＢ２２は伝送バ
ス５にそれぞれ接続されるので、ブロツクＢ１２
で受信したデータをシステムバス４を介して読出
すとともに、ブロツクＢ２２をデータの受信に備
えることができる。
以上、コントローラ２からのデータを受信する
場合について説明したが、コントローラ１から２
へデータを送信する場合も、上記と同様にして行
なうことができる。この場合、使用されるブロツ
クはＢ１１，Ｂ２１であり、一方で送信を行なつ
ているときは他方に送信データの書込みを行なう
操作を交互に実行することにより、所望のデータ
をコントローラ１から２へ送出することができ
る。
場合について説明したが、コントローラ１から２
へデータを送信する場合も、上記と同様にして行
なうことができる。この場合、使用されるブロツ
クはＢ１１，Ｂ２１であり、一方で送信を行なつ
ているときは他方に送信データの書込みを行なう
操作を交互に実行することにより、所望のデータ
をコントローラ１から２へ送出することができ
る。
こうすることにより、従来の如きバツフアメモ
リとシステムメモリ間のデータ転送が不要となる
ため、実効転送速度を高速化し得る利点が得られ
る。また、伝送バスに接続された各コントローラ
の送受信データをメモリアクセスイメージ、すな
わちコントローラ番号に対応したメモリブロツク
のアクセスにより参照することができるので、デ
ータの読出し、書込みが簡単になるという利点が
得られるものである。
リとシステムメモリ間のデータ転送が不要となる
ため、実効転送速度を高速化し得る利点が得られ
る。また、伝送バスに接続された各コントローラ
の送受信データをメモリアクセスイメージ、すな
わちコントローラ番号に対応したメモリブロツク
のアクセスにより参照することができるので、デ
ータの読出し、書込みが簡単になるという利点が
得られるものである。
第３図はメモリ切換制御回路および切換回路の
具体例を示すブロツク図である。同図において、
１１はデユアルポートメモリ６，７を伝送バスか
らアクセスする場合のアドレス（アドレス１）
と、システムバスからアクセスする場合のアドレ
ス（アドレス２）とのアドレス切換回路であり、
アドレス１，２が同時に入力された場合には予め
決められた優先順位で一方のアドレスを受付け、
このアドレスに対する処理が終了するまでは他方
のアドレスは待機させるように構成されている。
１２はアドレスに応じたブロツク番号を出力する
ブロツク番号格納メモリである。また、１３はブ
ロツク番号格納メモリ１２から出力されるブロツ
ク番号に対応してデユアルポートメモリの切換え
情報を格納しているビツトメモリでであり、その
構成の一例を第４図に示す。ここで、第２図のブ
ロツクＢ１１，Ｂ２１がブロツク番号“１”、ブ
ロツクＢ１２，Ｂ２２がブロツク番号“２”、ブ
ロツクＢ１Ｎ，Ｂ２Ｎがブロツク番号“Ｎ”と定
義されている場合、切換回路８，９内のスイツチ
の位置に応じて切換情報格納ビツトメモリ１３の
内容は第４図に示すようになつている。すなわ
ち、デユアルポートメモリ６内のブロツクがシス
テムバス４（またはデユアルポートメモリ７内の
ブロツクが伝送バス５）に接続されているものは
“０”、デユアルポートメモリ６内のブロツクが伝
送バス５（またはデユアルポートメモリ７内のブ
ロツクがシステムバス４）に接続されているもの
は“１”の切換情報がそれぞれ格納されている。
したがつて、切換情報格納ビツトメモリ１３の内
容が第２図の切換回路８，９内のスイツチの状態
を示している。なお、１４，１６および１７は反
転ゲート、１５は非反転ゲートである。反転ゲー
ト１６は、システムバス４からデユアルポートメ
モリに対してアクセスが行なわれているときに、
そのアクセス信号に基づき出力される信号Ｂが印
加されると有効（入力信号を反転して出力する）
となり、非反転ゲート１５は伝送バス５からデユ
アルポートメモリに対してアクセスが行なわれて
いるときに、そのアクセス信号に基づき出力され
る信号Ａが印加されると有効（入力信号をそのま
ま出力する）となるものである。反転ゲート１４
は各ブロツク毎に受信完了時および送信データの
書込み完了時に出力される切換指令により有効
（入力信号を反転して出力する）となり、切換情
報格納ビツトメモリ１３の内容を反転して書込む
ものである。
具体例を示すブロツク図である。同図において、
１１はデユアルポートメモリ６，７を伝送バスか
らアクセスする場合のアドレス（アドレス１）
と、システムバスからアクセスする場合のアドレ
ス（アドレス２）とのアドレス切換回路であり、
アドレス１，２が同時に入力された場合には予め
決められた優先順位で一方のアドレスを受付け、
このアドレスに対する処理が終了するまでは他方
のアドレスは待機させるように構成されている。
１２はアドレスに応じたブロツク番号を出力する
ブロツク番号格納メモリである。また、１３はブ
ロツク番号格納メモリ１２から出力されるブロツ
ク番号に対応してデユアルポートメモリの切換え
情報を格納しているビツトメモリでであり、その
構成の一例を第４図に示す。ここで、第２図のブ
ロツクＢ１１，Ｂ２１がブロツク番号“１”、ブ
ロツクＢ１２，Ｂ２２がブロツク番号“２”、ブ
ロツクＢ１Ｎ，Ｂ２Ｎがブロツク番号“Ｎ”と定
義されている場合、切換回路８，９内のスイツチ
の位置に応じて切換情報格納ビツトメモリ１３の
内容は第４図に示すようになつている。すなわ
ち、デユアルポートメモリ６内のブロツクがシス
テムバス４（またはデユアルポートメモリ７内の
ブロツクが伝送バス５）に接続されているものは
“０”、デユアルポートメモリ６内のブロツクが伝
送バス５（またはデユアルポートメモリ７内のブ
ロツクがシステムバス４）に接続されているもの
は“１”の切換情報がそれぞれ格納されている。
したがつて、切換情報格納ビツトメモリ１３の内
容が第２図の切換回路８，９内のスイツチの状態
を示している。なお、１４，１６および１７は反
転ゲート、１５は非反転ゲートである。反転ゲー
ト１６は、システムバス４からデユアルポートメ
モリに対してアクセスが行なわれているときに、
そのアクセス信号に基づき出力される信号Ｂが印
加されると有効（入力信号を反転して出力する）
となり、非反転ゲート１５は伝送バス５からデユ
アルポートメモリに対してアクセスが行なわれて
いるときに、そのアクセス信号に基づき出力され
る信号Ａが印加されると有効（入力信号をそのま
ま出力する）となるものである。反転ゲート１４
は各ブロツク毎に受信完了時および送信データの
書込み完了時に出力される切換指令により有効
（入力信号を反転して出力する）となり、切換情
報格納ビツトメモリ１３の内容を反転して書込む
ものである。
ここで、システムバス４または伝送バス５から
デユアルポートメモリのＮ番地をアクセスする場
合を例にとつて、その動作を説明する。
デユアルポートメモリのＮ番地をアクセスする場
合を例にとつて、その動作を説明する。
まず、システムバス４からアクセスする場合
は、アドレス切換回路１１によりアドレス２（Ｎ
番地）がブロツク番号格納メモリ１２のアドレス
となる。このとき、例えばＮ番地がブロツク番号
“１”に割り当てられているものとすると、ブロ
ツク番号格納メモリ１２からはブロツク番号
“１”が出力される。これは切換情報格納ビツト
メモリ１３のアドレスとなり、このビツトメモリ
１３が第４図に示すような場合には、ブロツク番
号“１”のアドレスに格納されている“１”が出
力される。この時、システムバス４からのアクセ
スであるので信号Ｂが印加されて反転ゲート１６
が有効となつており、切換情報格納ビツトメモリ
１３から出力された“１”は反転ゲート１６によ
り反転されて“０”となる。したがつて、デユア
ルポートメモリ６には“０”の信号が、また、デ
ユアルポートメモリ７には反転ゲート１７により
反転された“１”の信号がそれぞれ印加されるこ
とになり、デユアルポートメモリ６のみが選択さ
れる。アドレス切換回路１１からのアドレス２は
デユアルポートメモリ６と７に同時に入力される
が、デユアルポートメモリ６のみが選択されてい
るので、ブロツク番号“１”に対応する第２図の
ブロツクＢ１１に対するアクセスがシステムバス
４から行なわれる。アクセスが完了すると切換指
令により反転ゲート１４が有効となり、切換情報
格納ビツトメモリ１３のブロツク番号“１”のア
ドレスに“０”が書込まれる。
は、アドレス切換回路１１によりアドレス２（Ｎ
番地）がブロツク番号格納メモリ１２のアドレス
となる。このとき、例えばＮ番地がブロツク番号
“１”に割り当てられているものとすると、ブロ
ツク番号格納メモリ１２からはブロツク番号
“１”が出力される。これは切換情報格納ビツト
メモリ１３のアドレスとなり、このビツトメモリ
１３が第４図に示すような場合には、ブロツク番
号“１”のアドレスに格納されている“１”が出
力される。この時、システムバス４からのアクセ
スであるので信号Ｂが印加されて反転ゲート１６
が有効となつており、切換情報格納ビツトメモリ
１３から出力された“１”は反転ゲート１６によ
り反転されて“０”となる。したがつて、デユア
ルポートメモリ６には“０”の信号が、また、デ
ユアルポートメモリ７には反転ゲート１７により
反転された“１”の信号がそれぞれ印加されるこ
とになり、デユアルポートメモリ６のみが選択さ
れる。アドレス切換回路１１からのアドレス２は
デユアルポートメモリ６と７に同時に入力される
が、デユアルポートメモリ６のみが選択されてい
るので、ブロツク番号“１”に対応する第２図の
ブロツクＢ１１に対するアクセスがシステムバス
４から行なわれる。アクセスが完了すると切換指
令により反転ゲート１４が有効となり、切換情報
格納ビツトメモリ１３のブロツク番号“１”のア
ドレスに“０”が書込まれる。
以上の説明はシステムバス４からアクセスを行
なつた場合であるが、伝送バス５からアクセスす
る場合には、アドレス切換回路１１によりアドレ
ス１が選択されるとともに、信号Ａにより非反転
ゲート１５が有効となる点が相違している。した
がつて、デユアルポートメモリ６には“１”の信
号が、デユアルポートメモリ７には“０”の信号
が印加されることになり、デユアルポートメモリ
７のみが選択される。そして、伝送バス５から第
２図のブロツクＢ２１に対してアクセスが行なわ
れる。アクセス終了後に切換指令によつて、切換
情報格納ビツトメモリ１３の内容が反転して書込
まれることにより、第２図の切換回路８，９内の
対応するスイツチが切換えられたことになり、シ
ステムバス４と伝送バス５の一方からアクセスさ
れたブロツクが次に他方からアクセスできるよう
になる。
なつた場合であるが、伝送バス５からアクセスす
る場合には、アドレス切換回路１１によりアドレ
ス１が選択されるとともに、信号Ａにより非反転
ゲート１５が有効となる点が相違している。した
がつて、デユアルポートメモリ６には“１”の信
号が、デユアルポートメモリ７には“０”の信号
が印加されることになり、デユアルポートメモリ
７のみが選択される。そして、伝送バス５から第
２図のブロツクＢ２１に対してアクセスが行なわ
れる。アクセス終了後に切換指令によつて、切換
情報格納ビツトメモリ１３の内容が反転して書込
まれることにより、第２図の切換回路８，９内の
対応するスイツチが切換えられたことになり、シ
ステムバス４と伝送バス５の一方からアクセスさ
れたブロツクが次に他方からアクセスできるよう
になる。
以上のように、この発明によれば、１対のメモ
リをＮブロツクに分割し、各ブロツク毎に送受信
データ格納時のバス切換え（システムバスと伝送
バス）が可能なデユアルポートメモリ構成とし、
かつ各ブロツクを伝送バスに接続されたＮ台のコ
ントローラの伝送データ格納領域に対応させるこ
とにより、実効転送速度の高速化およびデータの
読出し、書込みの簡略化を図ることができる利点
を有するものである。
リをＮブロツクに分割し、各ブロツク毎に送受信
データ格納時のバス切換え（システムバスと伝送
バス）が可能なデユアルポートメモリ構成とし、
かつ各ブロツクを伝送バスに接続されたＮ台のコ
ントローラの伝送データ格納領域に対応させるこ
とにより、実効転送速度の高速化およびデータの
読出し、書込みの簡略化を図ることができる利点
を有するものである。
第１図はコントローラの従来例を示すブロツク
図、第２図はこの発明の実施例を示す構成図、第
３図は第２図の切換回路およびその制御回路の具
体的な構成を示すブロツク図、第４図は切換情報
格納ビツトメモリの構成図である。 符号説明 １（１1，２2，１N）……コントロ
ーラ、２……データ送受信装置（データ転送装
置）、３……システムメモリ、４……システムバ
ス、５……伝送バス、６，７……デユアルポート
メモリ、８，９……切換回路、１０……切換制御
回路、１１……アドレス切換回路、１２……ブロ
ツク番号格納メモリ、１３……切換情報格納ビツ
トメモリ、１４，１６，１７……反転ゲート、１
５……非反転ゲート。
図、第２図はこの発明の実施例を示す構成図、第
３図は第２図の切換回路およびその制御回路の具
体的な構成を示すブロツク図、第４図は切換情報
格納ビツトメモリの構成図である。 符号説明 １（１1，２2，１N）……コントロ
ーラ、２……データ送受信装置（データ転送装
置）、３……システムメモリ、４……システムバ
ス、５……伝送バス、６，７……デユアルポート
メモリ、８，９……切換回路、１０……切換制御
回路、１１……アドレス切換回路、１２……ブロ
ツク番号格納メモリ、１３……切換情報格納ビツ
トメモリ、１４，１６，１７……反転ゲート、１
５……非反転ゲート。
Claims (1)
- １ データ処理装置とデータ送受信装置とをシス
テムバスを介して接続してなるコントローラを伝
送バスを介して複数個並列に接続し、これらコン
トローラ間でデータを送受信するマルチコントロ
ーラシステムにおいて、前記データ送受信装置に
はコントローラの数に応じてそれぞれブロツク分
割されかつシステムバスと伝送バスの双方からア
クセス可能な１対のデユアルポートメモリと、対
のブロツクの一方をシステムバスからアクセス可
能にするときは他方を伝送バスからアクセス可能
な如く交互に切換える切換手段とを設け、該切換
手段は、システムバスと伝送バスからのアドレス
信号を入力とし、いずれか一方のアドレス信号を
選択出力するアドレス切換回路１１と、前記アド
レス信号に対応させて該アドレス信号が割り当て
られたブロツク番号を記憶し、前記アドレス切換
回路１１から出力されたアドレス信号を入力とし
て対応するブロツク番号を出力するブロツク番号
格納メモリ１２と、前記デユアルポートメモリの
対のブロツクがそれぞれシステムバスと伝送バス
のいずれに接続されているかの切換情報を前記ブ
ロツク番号に対応させて記憶し、前記ブロツク番
号格納メモリ１２から出力されたブロツク番号を
入力として対応する切換情報を出力する切換情報
格納メモリ１３と、該切換情報格納メモリ１３か
ら出力された切換情報を前記両バスのうちの所定
バスからのアクセスに対してのみ反転させたの
ち、一方の前記デユアルポートメモリには直接、
他方の前記デユアルポートメモリには反転させて
それぞれ供給することにより１対の前記デユアル
ポートメモリのいずれかを選択するゲート手段１
５，１６，１７と、前記切換情報格納メモリ１３
から出力された切換情報を前記デユアルポートメ
モリに対するアクセス終了後に反転させて再び記
憶させる手段１４とから構成されることを特徴と
するマルチコントローラシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11601483A JPS608970A (ja) | 1983-06-29 | 1983-06-29 | マルチコントロ−ラシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11601483A JPS608970A (ja) | 1983-06-29 | 1983-06-29 | マルチコントロ−ラシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS608970A JPS608970A (ja) | 1985-01-17 |
| JPH0160864B2 true JPH0160864B2 (ja) | 1989-12-26 |
Family
ID=14676673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11601483A Granted JPS608970A (ja) | 1983-06-29 | 1983-06-29 | マルチコントロ−ラシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608970A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0324844A (ja) * | 1989-06-21 | 1991-02-01 | Fujitsu Ltd | パケット転送方式 |
| JP4536618B2 (ja) * | 2005-08-02 | 2010-09-01 | 富士通セミコンダクター株式会社 | リコンフィグ可能な集積回路装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4887741A (ja) * | 1972-02-18 | 1973-11-17 | ||
| JPS5178141A (en) * | 1974-12-28 | 1976-07-07 | Tokyo Shibaura Electric Co | Hyoji kirokusochino batsufuaseigyohoshiki |
| JPS5857776B2 (ja) * | 1979-04-04 | 1983-12-21 | 株式会社日立製作所 | デ−タ転送装置 |
| JPS5856889B2 (ja) * | 1979-12-24 | 1983-12-17 | 富士通株式会社 | バツファ切替方式 |
-
1983
- 1983-06-29 JP JP11601483A patent/JPS608970A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS608970A (ja) | 1985-01-17 |
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