JPH06151702A - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
- Publication number
- JPH06151702A JPH06151702A JP4297533A JP29753392A JPH06151702A JP H06151702 A JPH06151702 A JP H06151702A JP 4297533 A JP4297533 A JP 4297533A JP 29753392 A JP29753392 A JP 29753392A JP H06151702 A JPH06151702 A JP H06151702A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- layer
- insulating layer
- semiconductor chips
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5445—Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【目的】基板上に半導体チップを実装したマルチチップ
モジュールにおいて、基板面積の縮小化および基板上の
配線長の短縮化を行うことによって、マイクロプロセッ
サの高速化を図る。 【構成】基板１に実装されている半導体チップ２、３を
覆うように絶縁層６を設け、絶縁層６の上に第２層目の
半導体チップ４を実装する。この際、第２層目の半導体
チップ４が基板１上の配線層５とコンタクトをとれるよ
うに絶縁層６にビアホール７をあけ、絶縁層６上の金属
配線８と導通させる。さらに、この上に前記絶縁層６、
ビアホール７、金属配線８を順次形成し、半導体チップ
を複数層に縦積みしてマルチチップモジュールを形成す
る。
モジュールにおいて、基板面積の縮小化および基板上の
配線長の短縮化を行うことによって、マイクロプロセッ
サの高速化を図る。 【構成】基板１に実装されている半導体チップ２、３を
覆うように絶縁層６を設け、絶縁層６の上に第２層目の
半導体チップ４を実装する。この際、第２層目の半導体
チップ４が基板１上の配線層５とコンタクトをとれるよ
うに絶縁層６にビアホール７をあけ、絶縁層６上の金属
配線８と導通させる。さらに、この上に前記絶縁層６、
ビアホール７、金属配線８を順次形成し、半導体チップ
を複数層に縦積みしてマルチチップモジュールを形成す
る。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサやメ
モリ等の半導体チップを同一基板上に複数個実装するマ
ルチチップモジュールに関し、特に半導体チップを縦方
向に積み重ねるマルチチップモジュールに関する。
モリ等の半導体チップを同一基板上に複数個実装するマ
ルチチップモジュールに関し、特に半導体チップを縦方
向に積み重ねるマルチチップモジュールに関する。
【０００２】
【従来の技術】近年、マイクロプロセッサの高速化や装
置の小型化に伴い、高密度実装の一手法としてマルチチ
ップモジュールが利用されつつある。従来のマルチチッ
プモジュールは、基板としてアルミナ等のセラミック基
板を用いるのが一般的で、シリコン基板を用いたものも
ある。従来のマルチチップモジュールの一例を図３の斜
視図に示す。図３の例では、セラミック等の基板１上に
配線層５として銅等の金属を、また配線層５間の絶縁層
としてポリイミド等の樹脂を用いて複数層の薄膜配線を
施し、この基板１上に半導体チップ２、３をフリップチ
ップ方式により複数個実装し、さらにこの基板１をＬＳ
Ｉ用のセラミックパッケージ１１に搭載している。
置の小型化に伴い、高密度実装の一手法としてマルチチ
ップモジュールが利用されつつある。従来のマルチチッ
プモジュールは、基板としてアルミナ等のセラミック基
板を用いるのが一般的で、シリコン基板を用いたものも
ある。従来のマルチチップモジュールの一例を図３の斜
視図に示す。図３の例では、セラミック等の基板１上に
配線層５として銅等の金属を、また配線層５間の絶縁層
としてポリイミド等の樹脂を用いて複数層の薄膜配線を
施し、この基板１上に半導体チップ２、３をフリップチ
ップ方式により複数個実装し、さらにこの基板１をＬＳ
Ｉ用のセラミックパッケージ１１に搭載している。
【０００３】このマルチチップモジュールは、プリント
配線基板にＬＳＩ用パッケージを個々に実装する場合に
比べ、個々の半導体チップをパッケージに封入せずに実
装する方式のため、パッケージを用いない分だけ実装面
積が広くなり高密度実装ができる。また、パッケージリ
ードが無い分だけ半導体チップ間の配線長を短くでき、
配線による遅延時間を短縮できるためマイクロプロセッ
サの高速化が実現できる等の長所があり、広く用いられ
ている。
配線基板にＬＳＩ用パッケージを個々に実装する場合に
比べ、個々の半導体チップをパッケージに封入せずに実
装する方式のため、パッケージを用いない分だけ実装面
積が広くなり高密度実装ができる。また、パッケージリ
ードが無い分だけ半導体チップ間の配線長を短くでき、
配線による遅延時間を短縮できるためマイクロプロセッ
サの高速化が実現できる等の長所があり、広く用いられ
ている。
【０００４】
【発明が解決しようとする課題】上述した従来のマルチ
チップモジュールは、半導体チップを基板平面に沿って
実装しているので、基板に実装する半導体チップの個数
が増加するのに比例して基板の面積が増加するという問
題点がある。また、基板に実装する半導体チップの個数
が増加するのに比例して半導体チップ間の接続を行うた
めの配線層の領域も増加し、基板面積の増加と配線長が
長くなることによる配線層での信号の伝搬遅延時間が増
大するという問題がある。
チップモジュールは、半導体チップを基板平面に沿って
実装しているので、基板に実装する半導体チップの個数
が増加するのに比例して基板の面積が増加するという問
題点がある。また、基板に実装する半導体チップの個数
が増加するのに比例して半導体チップ間の接続を行うた
めの配線層の領域も増加し、基板面積の増加と配線長が
長くなることによる配線層での信号の伝搬遅延時間が増
大するという問題がある。
【０００５】
【課題を解決するための手段】本発明のマルチチップモ
ジュールは、基板上に実装した１層目の半導体チップ
と、半導体チップの一部または全部を覆う領域に形成し
た絶縁層と、基板上の配線とのコンタクトをとるための
ビアホールを絶縁層に形成し、このビアホールを介して
導通する絶縁層上に形成された金属配線層と、この金属
配線層上に実装した２層目の半導体チップとから構成さ
れ、前記絶縁層、ビアホール、金属配線層を順次積層す
ることで半導体チップを基板上に複数層に縦積みした構
造を有している。
ジュールは、基板上に実装した１層目の半導体チップ
と、半導体チップの一部または全部を覆う領域に形成し
た絶縁層と、基板上の配線とのコンタクトをとるための
ビアホールを絶縁層に形成し、このビアホールを介して
導通する絶縁層上に形成された金属配線層と、この金属
配線層上に実装した２層目の半導体チップとから構成さ
れ、前記絶縁層、ビアホール、金属配線層を順次積層す
ることで半導体チップを基板上に複数層に縦積みした構
造を有している。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の断面図である。以下に図
面を参照して本実施例のマルチチップモジュールの構造
を説明する。
る。図１は本発明の一実施例の断面図である。以下に図
面を参照して本実施例のマルチチップモジュールの構造
を説明する。
【０００７】図１に示すように、セラミック等でできた
基板１の上に半導体チップ２および３が実装される。基
板１には、その上面に半導体チップ２および３が実装さ
れる面と配線層５の一部とが形成され、また、基板内部
に配線層５（電源層やグランド層を含む）が形成され、
さらに配線層５から延びパッケージに接続するリード端
子が基板下面側に導出している。この基板１上の半導体
チップ実装面に半導体チップ２および３を接着剤で固定
し、次いで半導体チップ２および３はワイヤボンディン
グにより基板１上に形成された配線層５と接続される。
基板１の上に半導体チップ２および３が実装される。基
板１には、その上面に半導体チップ２および３が実装さ
れる面と配線層５の一部とが形成され、また、基板内部
に配線層５（電源層やグランド層を含む）が形成され、
さらに配線層５から延びパッケージに接続するリード端
子が基板下面側に導出している。この基板１上の半導体
チップ実装面に半導体チップ２および３を接着剤で固定
し、次いで半導体チップ２および３はワイヤボンディン
グにより基板１上に形成された配線層５と接続される。
【０００８】次に、半導体チップを縦積みするために、
基板１に実装されている半導体チップ２および３を覆う
ようにポリイミド等の樹脂によって絶縁層６を形成し、
その上に第２層目の半導体チップ４を実装する。この
時、半導体チップ４が基板１上の配線層５とコンタクト
をとれるように、通常の露光技術により絶縁層６にビア
ホール７をあけ、そこにアルミニウム等の導体を形成し
絶縁層６上に施された金属配線８とコンタクトさせる。
なお、絶縁層６は基板の全領域ではなく第２層目の半導
体チップ４を重ねる領域にのみ形成してもよい。この縦
積み技術を繰り返すことにより、第３層目以降の半導体
チップを積み重ねることができる。
基板１に実装されている半導体チップ２および３を覆う
ようにポリイミド等の樹脂によって絶縁層６を形成し、
その上に第２層目の半導体チップ４を実装する。この
時、半導体チップ４が基板１上の配線層５とコンタクト
をとれるように、通常の露光技術により絶縁層６にビア
ホール７をあけ、そこにアルミニウム等の導体を形成し
絶縁層６上に施された金属配線８とコンタクトさせる。
なお、絶縁層６は基板の全領域ではなく第２層目の半導
体チップ４を重ねる領域にのみ形成してもよい。この縦
積み技術を繰り返すことにより、第３層目以降の半導体
チップを積み重ねることができる。
【０００９】図２は本発明の一実施例の効果を説明する
図である。すなわち、図２（Ａ）は半導体チップを平面
的に配置した場合の上面図であり、図２（Ｂ）は半導体
チップを３層に積み重ねた場合の上面図である。図２で
は、半導体チップとして１個のＣＰＵ９と３個のキャッ
シュメモリ１０で構成されたマルチチップモジュールの
例を示している。
図である。すなわち、図２（Ａ）は半導体チップを平面
的に配置した場合の上面図であり、図２（Ｂ）は半導体
チップを３層に積み重ねた場合の上面図である。図２で
は、半導体チップとして１個のＣＰＵ９と３個のキャッ
シュメモリ１０で構成されたマルチチップモジュールの
例を示している。
【００１０】図（Ａ）では、すべての半導体チップを平
面的に実装しているため、セラミックパッケージ１１の
寸法を４０ｍｍ×４０ｍｍとしてモジュールの面積は１
６００ｍｍ2 となり、また、図示の配線寸法からＣＰＵ
９とキャッシュメモリ１０を結ぶ配線の長さは最長配線
の場合３８ｍｍとなる。これに対し図（Ｂ）では、３個
のキャッシュメモリを縦積み実装しているため、セラミ
ックパッケージ１１の寸法を４０ｍｍ×２０ｍｍとすれ
ばモジュールの面積は８００ｍｍ2 で図（Ａ）の１／２
となり、ＣＰＵ９とキャッシュメモリ１０を結ぶ配線の
長さは８〜１０ｍｍ（８ｍｍ＋絶縁層の厚さ１ｍｍ×絶
縁層数０〜２）として図（Ａ）の約１／４となる。
面的に実装しているため、セラミックパッケージ１１の
寸法を４０ｍｍ×４０ｍｍとしてモジュールの面積は１
６００ｍｍ2 となり、また、図示の配線寸法からＣＰＵ
９とキャッシュメモリ１０を結ぶ配線の長さは最長配線
の場合３８ｍｍとなる。これに対し図（Ｂ）では、３個
のキャッシュメモリを縦積み実装しているため、セラミ
ックパッケージ１１の寸法を４０ｍｍ×２０ｍｍとすれ
ばモジュールの面積は８００ｍｍ2 で図（Ａ）の１／２
となり、ＣＰＵ９とキャッシュメモリ１０を結ぶ配線の
長さは８〜１０ｍｍ（８ｍｍ＋絶縁層の厚さ１ｍｍ×絶
縁層数０〜２）として図（Ａ）の約１／４となる。
【００１１】本実施例では半導体チップをワイヤボンデ
ィングにより基板に実装した場合について述べてきた
が、基板上の配線層に形成した電極端子とフリップチッ
プのバンプとを接続することによって、フリップチップ
を基板にフェイスダウンボンディングすることもでき
る。この場合も、本実施例と同様の積み重ね技術でフリ
ップチップの縦積み実装を実現することができる。
ィングにより基板に実装した場合について述べてきた
が、基板上の配線層に形成した電極端子とフリップチッ
プのバンプとを接続することによって、フリップチップ
を基板にフェイスダウンボンディングすることもでき
る。この場合も、本実施例と同様の積み重ね技術でフリ
ップチップの縦積み実装を実現することができる。
【００１２】
【発明の効果】以上説明したように本発明は、半導体チ
ップを基板上に縦積み実装しているので、半導体チップ
を平面的に実装している従来のマルチチップモジュール
に比べてモジュールの面積を大幅に縮小することがで
き、最大で実装した半導体チップの総面積の数分の一に
縮小することが可能である。また、モジュール面積の縮
小化に伴い半導体チップ間の配線長を短縮でき、配線上
の信号の伝搬遅延時間を短縮できるのでマイクロプロセ
ッサの高速化が実現できるという効果がある。
ップを基板上に縦積み実装しているので、半導体チップ
を平面的に実装している従来のマルチチップモジュール
に比べてモジュールの面積を大幅に縮小することがで
き、最大で実装した半導体チップの総面積の数分の一に
縮小することが可能である。また、モジュール面積の縮
小化に伴い半導体チップ間の配線長を短縮でき、配線上
の信号の伝搬遅延時間を短縮できるのでマイクロプロセ
ッサの高速化が実現できるという効果がある。
【図１】本発明の一実施例の断面図である。
【図２】本発明の一実施例の効果を説明する図で、同図
（Ａ）は半導体チップを平面的に実装した場合の上面
図、同図（Ｂ）は積層した場合の上面図である。
（Ａ）は半導体チップを平面的に実装した場合の上面
図、同図（Ｂ）は積層した場合の上面図である。
【図３】従来のマルチチップモジュールの斜視図であ
る。
る。
１ 基板 ２、３、４ 半導体チップ ５ 配線層 ６ 絶縁層 ７ ビアホール ８ 金属配線 ９ ＣＰＵ １０ キャッシュメモリ １１ セラミックパッケージ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/04
Claims (2)
- 【請求項１】 配線が施された基板上に半導体チップを
複数個実装しこの基板をパッケージに搭載したマルチチ
ップモジュールにおいて、基板上に実装した第１層目の
半導体チップと、この半導体チップの一部または全部を
覆う領域に形成した絶縁層と、基板上の配線とのコンタ
クトをとるためのビアホールを前記絶縁層に形成し、こ
のビアホールを介して導通する絶縁層上に形成された金
属配線層と、この金属配線層上に実装した第２層目の半
導体チップとを有することを特徴とするマルチチップモ
ジュール。 - 【請求項２】 前記第２層目の半導体チップを実装した
と同様の絶縁層、ビアホール、金属配線層を繰り返し形
成し、半導体チップを複数層に縦積みしたことを特徴と
するマルチチップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297533A JPH06151702A (ja) | 1992-11-09 | 1992-11-09 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297533A JPH06151702A (ja) | 1992-11-09 | 1992-11-09 | マルチチップモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151702A true JPH06151702A (ja) | 1994-05-31 |
Family
ID=17847771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4297533A Pending JPH06151702A (ja) | 1992-11-09 | 1992-11-09 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151702A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996001498A1 (en) * | 1994-07-04 | 1996-01-18 | Matsushita Electric Industrial Co., Ltd. | Integrated circuit device |
| US5856915A (en) * | 1997-02-26 | 1999-01-05 | Pacesetter, Inc. | Vertically stacked circuit module using a platform having a slot for establishing multi-level connectivity |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529533A (ja) * | 1991-07-23 | 1993-02-05 | Fujitsu Ltd | 半導体装置 |
| JPH05259376A (ja) * | 1992-03-13 | 1993-10-08 | Matsushita Electric Works Ltd | 半導体装置 |
-
1992
- 1992-11-09 JP JP4297533A patent/JPH06151702A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529533A (ja) * | 1991-07-23 | 1993-02-05 | Fujitsu Ltd | 半導体装置 |
| JPH05259376A (ja) * | 1992-03-13 | 1993-10-08 | Matsushita Electric Works Ltd | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996001498A1 (en) * | 1994-07-04 | 1996-01-18 | Matsushita Electric Industrial Co., Ltd. | Integrated circuit device |
| US6303989B1 (en) | 1994-07-04 | 2001-10-16 | Matsushita Electric Industrial Co., Ltd. | Integrated circuit device on metal board with CPU power converter |
| US5856915A (en) * | 1997-02-26 | 1999-01-05 | Pacesetter, Inc. | Vertically stacked circuit module using a platform having a slot for establishing multi-level connectivity |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980623 |