JPH06152608A - プリチャ−ジ方式バス回路 - Google Patents
プリチャ−ジ方式バス回路Info
- Publication number
- JPH06152608A JPH06152608A JP4293110A JP29311092A JPH06152608A JP H06152608 A JPH06152608 A JP H06152608A JP 4293110 A JP4293110 A JP 4293110A JP 29311092 A JP29311092 A JP 29311092A JP H06152608 A JPH06152608 A JP H06152608A
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- Japan
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- precharge
- bus
- transistor
- circuit
- data bus
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- Pending
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】
【目的】 階層的バス回路の単純性と高速性と低消費電
力性を備えたバス回路を提供することにある。 【構成】 プリチャージ・サイクルにおいて上位データ
・バス１は、プリチャージ・トランジスタ２により放電
される。下位データ・バス１２は、プリチャージ・トラ
ンジスタ１１により電源電位に充電される。転送サイク
ルでは、転送元レジスタのＲＤがハイレベルかつ記憶デ
ータがローレベルのときバスを放電する。転送先レジス
タのＷＲがハイレベルのときバスからデータを取り込
む。
力性を備えたバス回路を提供することにある。 【構成】 プリチャージ・サイクルにおいて上位データ
・バス１は、プリチャージ・トランジスタ２により放電
される。下位データ・バス１２は、プリチャージ・トラ
ンジスタ１１により電源電位に充電される。転送サイク
ルでは、転送元レジスタのＲＤがハイレベルかつ記憶デ
ータがローレベルのときバスを放電する。転送先レジス
タのＷＲがハイレベルのときバスからデータを取り込
む。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサや
ディジタル信号処理プロセッサ等で利用されるバス回路
に係り、特に、プリチャージ・サイクルにおいてバスを
プリチャージし、転送サイクルにおいてデータ転送を行
うプリチャージ方式バス回路に関するものである。
ディジタル信号処理プロセッサ等で利用されるバス回路
に係り、特に、プリチャージ・サイクルにおいてバスを
プリチャージし、転送サイクルにおいてデータ転送を行
うプリチャージ方式バス回路に関するものである。
【０００２】
【従来の技術】プリチャージ方式バス回路の高速化を目
的とした従来技術としては、例えば特開平３−７７１２
９号公報に示されているようにバス回路を階層化しデー
タ転送の経路に応じて選択的にバス階層間のデータ転送
を行うものがある。これによればバス回路が分割される
ため配線容量などからなるバス容量が分割され高速動作
が可能となる。
的とした従来技術としては、例えば特開平３−７７１２
９号公報に示されているようにバス回路を階層化しデー
タ転送の経路に応じて選択的にバス階層間のデータ転送
を行うものがある。これによればバス回路が分割される
ため配線容量などからなるバス容量が分割され高速動作
が可能となる。
【０００３】以下図３を参照して上記の従来技術の説明
を行う。図３においてブロック３０は、下位データ・バ
ス１２と、データ転送直前に下位データ・バス１２を電
源電位に充電するプリチャージ・トランジスタ１１と、
上位データ・バス１が放電されかつブロック３０内のレ
ジスタのうちいずれかが転送先として選択されていると
きに下位データ・バス１２を放電する下位データバス放
電回路３４と、ブロック３０内のレジスタのうちいずれ
かがデ−タの転送元として選択されかつデータが放電レ
ベルのとき上位データ・バス１を放電するレジスタ選択
回路３５と、データの転送元や転送先となるレジスタ３
３ａ、３３ｂ・・と、から構成される。レジスタの入力
端子ｉｎは下位デ−タ・バス１２に接続されている。
を行う。図３においてブロック３０は、下位データ・バ
ス１２と、データ転送直前に下位データ・バス１２を電
源電位に充電するプリチャージ・トランジスタ１１と、
上位データ・バス１が放電されかつブロック３０内のレ
ジスタのうちいずれかが転送先として選択されていると
きに下位データ・バス１２を放電する下位データバス放
電回路３４と、ブロック３０内のレジスタのうちいずれ
かがデ−タの転送元として選択されかつデータが放電レ
ベルのとき上位データ・バス１を放電するレジスタ選択
回路３５と、データの転送元や転送先となるレジスタ３
３ａ、３３ｂ・・と、から構成される。レジスタの入力
端子ｉｎは下位デ−タ・バス１２に接続されている。
【０００４】レジスタの出力端子ｏｕｔはレジスタ選択
回路３５の入力端子に接続されている。上位データ・バ
ス１には、ブロック３０と同一の機能を有する複数のブ
ロックがブロック４０のように接続される。任意の２レ
ジスタ間のデータ転送は、同ーブロック内にあっても異
なるブロックにあっても上位データ・バス１を経由して
可能となる。プリチャージ・トランジスタ４２は上位デ
ータ・バスをデータ転送直前に電源電位に充電する。プ
リチャージ・トランジスタ４２、１１のゲ−ト端子には
プリチャージ制御信号Ｐ１の反転信号が接続されてい
る。
回路３５の入力端子に接続されている。上位データ・バ
ス１には、ブロック３０と同一の機能を有する複数のブ
ロックがブロック４０のように接続される。任意の２レ
ジスタ間のデータ転送は、同ーブロック内にあっても異
なるブロックにあっても上位データ・バス１を経由して
可能となる。プリチャージ・トランジスタ４２は上位デ
ータ・バスをデータ転送直前に電源電位に充電する。プ
リチャージ・トランジスタ４２、１１のゲ−ト端子には
プリチャージ制御信号Ｐ１の反転信号が接続されてい
る。
【０００５】次に上記の構成にてなる従来のプリチャ−
ジ方式バス回路の動作の説明を行う。プリチャージ・サ
イクルにおいてはプリチャ−ジ制御信号Ｐ１の反転信号
はロ−レベルとなり、下位データ・バス１２と上位デー
タ・バス１はそれぞれ、ＰチャネルＭＯＳトランジスタ
からなるプリチャージ・トランジスタ１１と４２を介し
て電源電位に充電される。
ジ方式バス回路の動作の説明を行う。プリチャージ・サ
イクルにおいてはプリチャ−ジ制御信号Ｐ１の反転信号
はロ−レベルとなり、下位データ・バス１２と上位デー
タ・バス１はそれぞれ、ＰチャネルＭＯＳトランジスタ
からなるプリチャージ・トランジスタ１１と４２を介し
て電源電位に充電される。
【０００６】転送サイクルにおいて下位データバス放電
回路３４は、上位のデータ・バス１が放電されかつ、ブ
ロック３０内のレジスタ（３３ａ，３３ｂ，・・・）の
うちいずれかが転送先として選択されているときに、下
位データ・バスを放電する。レジスタ選択回路３５は、
ブロック３０内のレジスタ（３３ａ，３３ｂ，・・・）
のうちいずれかがデータ転送元として選択されかつデー
タが放電レベルのとき上位データ・バス１を放電する。
回路３４は、上位のデータ・バス１が放電されかつ、ブ
ロック３０内のレジスタ（３３ａ，３３ｂ，・・・）の
うちいずれかが転送先として選択されているときに、下
位データ・バスを放電する。レジスタ選択回路３５は、
ブロック３０内のレジスタ（３３ａ，３３ｂ，・・・）
のうちいずれかがデータ転送元として選択されかつデー
タが放電レベルのとき上位データ・バス１を放電する。
【０００７】
【発明が解決しようとする課題】従来技術では、データ
の転送方向により下位データバス放電回路３４とレジス
タ選択回路３５のいずれかが使用される。すなわち、レ
ジスタが転送先となったときには下位データ・バス１２
を放電し、転送元となったときには上位データ・バス１
を放電する。放電するデータ・バスが異なり、真の意味
の階層化されたバスとはなっていない。このため、デー
タ転送のための制御回路は複雑なものとなっている。
の転送方向により下位データバス放電回路３４とレジス
タ選択回路３５のいずれかが使用される。すなわち、レ
ジスタが転送先となったときには下位データ・バス１２
を放電し、転送元となったときには上位データ・バス１
を放電する。放電するデータ・バスが異なり、真の意味
の階層化されたバスとはなっていない。このため、デー
タ転送のための制御回路は複雑なものとなっている。
【０００８】本発明は、このような問題に鑑みなされた
ものであり、階層的バス回路の単純性、高速性及び低消
費電力性を備えたバス回路を提供することを目的とす
る。
ものであり、階層的バス回路の単純性、高速性及び低消
費電力性を備えたバス回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明のプリチャージ方
式バス回路は、上位データ・バスと、前記上位データ・
バスをプリチャージ・サイクルにて放電する第１のプリ
チャージ手段と、複数の下位データ・バスと、前記下位
データ・バスの各々をプリチャ−ジ・サイクルにてプリ
チャージする第２のプリチャージ手段と、前記上位デー
タ・バスと前記複数の下位データ・バスとをそれぞれ結
合し、前記プリチャージ・サイクルに引き続く転送サイ
クルにて双方向にデータを伝達する複数のバッファ回路
とを備えることを特徴とする。
式バス回路は、上位データ・バスと、前記上位データ・
バスをプリチャージ・サイクルにて放電する第１のプリ
チャージ手段と、複数の下位データ・バスと、前記下位
データ・バスの各々をプリチャ−ジ・サイクルにてプリ
チャージする第２のプリチャージ手段と、前記上位デー
タ・バスと前記複数の下位データ・バスとをそれぞれ結
合し、前記プリチャージ・サイクルに引き続く転送サイ
クルにて双方向にデータを伝達する複数のバッファ回路
とを備えることを特徴とする。
【００１０】
【作用】プリチャージ・サイクルにおいて上位データ・
バスは、第１のプリチャージ手段により放電される。下
位データ・バスは、第２のプリチャージ手段により電源
電位に充電される。転送サイクルでは、バッファ回路に
より任意の下位デ−タ・バス間で上位デ−タ・バスを経
由して双方向にデータを伝達する。
バスは、第１のプリチャージ手段により放電される。下
位データ・バスは、第２のプリチャージ手段により電源
電位に充電される。転送サイクルでは、バッファ回路に
より任意の下位デ−タ・バス間で上位デ−タ・バスを経
由して双方向にデータを伝達する。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。図１は本発明によるプリチャージ方式
バス回路を示す図である。実施例のバス回路は、上位デ
ータ・バス１と該上位データ・バス１を放電するための
プリチャージ・トランジスタ２と複数のレジスタ・ブロ
ック１８、２８・・・から構成される。レジスタ・ブロ
ック１８は、上位データ・バスを下位データ・バスに結
合する双方向バッファ１０、下位デ−タ・バス１２、下
位データ・バス１２を電源電位に充電するプリチャージ
・トランジスタ１１、下位データ・バス１２に接続する
複数のレジスタ１３ａ、１３ｂ・・・から構成される。
プリチャージ・トランジスタ２はＮチャンネルＭＯＳト
ランジスタであり、プリチャージ・トランジスタ１１は
ＰチャネルＭＯＳトランジスタである。プリチャージ・
トランジスタ２のドレインは上位データ・バス１に接続
されている。プリチャ−ジ・トランジスタ２のゲートに
は、プリチャ−ジ信号Ｐ１が接続されている。双方向バ
ッファ１０の一方の入出力端子は上位データ・バス１に
接続されている。双方向バッファ１０の他方の入出力端
子は下位データ・バス１２に接続されている。プリチャ
ージ・トランジスタ１１のソースは下位データ・バス１
２に接続されている。プリチャ−ジ・トランジスタ１１
には、プリチャ−ジ信号Ｐ１の反転信号が接続されてい
る。レジスタ１３ａ，１３ｂ・・・の入出力端子は下位
データ・バス１２に接続されている。レジスタの読み出
し制御端子ＲＤがハイレベルの時、このレジスタが転送
元であることを示し、レジスタの記憶内容がロ−レベル
の時、下位データ・バスを放電する。レジスタの書き込
み制御端子ＷＲがハイレベルの時、このレジスタが転送
先であることを示し、下位データ・バスからデータを取
り込む。
詳細に説明する。図１は本発明によるプリチャージ方式
バス回路を示す図である。実施例のバス回路は、上位デ
ータ・バス１と該上位データ・バス１を放電するための
プリチャージ・トランジスタ２と複数のレジスタ・ブロ
ック１８、２８・・・から構成される。レジスタ・ブロ
ック１８は、上位データ・バスを下位データ・バスに結
合する双方向バッファ１０、下位デ−タ・バス１２、下
位データ・バス１２を電源電位に充電するプリチャージ
・トランジスタ１１、下位データ・バス１２に接続する
複数のレジスタ１３ａ、１３ｂ・・・から構成される。
プリチャージ・トランジスタ２はＮチャンネルＭＯＳト
ランジスタであり、プリチャージ・トランジスタ１１は
ＰチャネルＭＯＳトランジスタである。プリチャージ・
トランジスタ２のドレインは上位データ・バス１に接続
されている。プリチャ−ジ・トランジスタ２のゲートに
は、プリチャ−ジ信号Ｐ１が接続されている。双方向バ
ッファ１０の一方の入出力端子は上位データ・バス１に
接続されている。双方向バッファ１０の他方の入出力端
子は下位データ・バス１２に接続されている。プリチャ
ージ・トランジスタ１１のソースは下位データ・バス１
２に接続されている。プリチャ−ジ・トランジスタ１１
には、プリチャ−ジ信号Ｐ１の反転信号が接続されてい
る。レジスタ１３ａ，１３ｂ・・・の入出力端子は下位
データ・バス１２に接続されている。レジスタの読み出
し制御端子ＲＤがハイレベルの時、このレジスタが転送
元であることを示し、レジスタの記憶内容がロ−レベル
の時、下位データ・バスを放電する。レジスタの書き込
み制御端子ＷＲがハイレベルの時、このレジスタが転送
先であることを示し、下位データ・バスからデータを取
り込む。
【００１２】双方向バッファ１０はＰチャンルＭＯＳト
ランジスタ１０ａ，１０ｂとＮチャネルＭＯＳトランジ
スタ１０ｃから構成される。トランジスタ１０ａのドレ
イン、ゲート、ソースはそれぞれ電源５、プリチャージ
制御信号Ｐ１、トランジスタ１０ｂのドレインに接続さ
れている。トランジスタ１０ｃのドレイン、ゲート、ソ
ースはそれぞれトランジスタ１０ｂのゲート、トランジ
スタ１０ｂのソース、アースに接続されている。
ランジスタ１０ａ，１０ｂとＮチャネルＭＯＳトランジ
スタ１０ｃから構成される。トランジスタ１０ａのドレ
イン、ゲート、ソースはそれぞれ電源５、プリチャージ
制御信号Ｐ１、トランジスタ１０ｂのドレインに接続さ
れている。トランジスタ１０ｃのドレイン、ゲート、ソ
ースはそれぞれトランジスタ１０ｂのゲート、トランジ
スタ１０ｂのソース、アースに接続されている。
【００１３】図２は、各プリチャージ・トランジスタを
制御する信号Ｐ１，及びその反転信号と、転送元レジス
タ制御信号ＲＤと、転送先レジスタ制御信号ＷＲとのタ
イミングを示す。データ転送１周期の前半（プリチャ−
ジ・サイクル）では、プリチャ−ジ制御信号Ｐ１はハイ
レベル、その反転信号はロ−レベルとなり、各データ・
バスのプリチャージが行われる。後半（転送サイクル）
では、プリチャ−ジ制御信号Ｐ１がロ−レベル、その反
転信号がハイレベルとなり、転送元レジスタのＲＤ、転
送先レジスタのＷＲがハイレベルになるのとあいまって
データ転送が行われる。プリチャージ・サイクルにおい
ては、プリチャージ・トランジスタ２がオンし、上位デ
ータ・バス１は、プリチャージ・トランジスタ２を介し
て放電される。同じくプリチャージ・サイクルではプリ
チャージ・トランジスタ１１がオンとなり、下位データ
・バス１２は、プリチャージ・トランジスタ１１を介し
て電源電位に充電される。
制御する信号Ｐ１，及びその反転信号と、転送元レジス
タ制御信号ＲＤと、転送先レジスタ制御信号ＷＲとのタ
イミングを示す。データ転送１周期の前半（プリチャ−
ジ・サイクル）では、プリチャ−ジ制御信号Ｐ１はハイ
レベル、その反転信号はロ−レベルとなり、各データ・
バスのプリチャージが行われる。後半（転送サイクル）
では、プリチャ−ジ制御信号Ｐ１がロ−レベル、その反
転信号がハイレベルとなり、転送元レジスタのＲＤ、転
送先レジスタのＷＲがハイレベルになるのとあいまって
データ転送が行われる。プリチャージ・サイクルにおい
ては、プリチャージ・トランジスタ２がオンし、上位デ
ータ・バス１は、プリチャージ・トランジスタ２を介し
て放電される。同じくプリチャージ・サイクルではプリ
チャージ・トランジスタ１１がオンとなり、下位データ
・バス１２は、プリチャージ・トランジスタ１１を介し
て電源電位に充電される。
【００１４】転送サイクルでは、転送元レジスタのＲＤ
がハイレベルかつ記憶データがローレベルのとき下位デ
ータ・バスを放電する。転送先レジスタのＷＲがハイレ
ベルのとき下位データ・バスからデータを取り込む。
がハイレベルかつ記憶データがローレベルのとき下位デ
ータ・バスを放電する。転送先レジスタのＷＲがハイレ
ベルのとき下位データ・バスからデータを取り込む。
【００１５】このようなバス構成により下位のバスに接
続された全てのレジスタは互いにデータを交換すること
が可能である。下位のバス数に制限はなくそれぞれ下位
のバスがバッファ回路を経由して接続されればどのよう
な接続も可能である。
続された全てのレジスタは互いにデータを交換すること
が可能である。下位のバス数に制限はなくそれぞれ下位
のバスがバッファ回路を経由して接続されればどのよう
な接続も可能である。
【００１６】上記構成のバス回路においては双方向バッ
ファ以外の回路は階層構造を持たない基本バス構成と同
様であり非常に単純である。双方向バッファによりバス
容量が分割されるため高速化が可能である。また、双方
向バッファの電源電圧を他の回路よりも低くすればバス
の信号振幅だけを小さくすることができ消費電力を削減
できる。
ファ以外の回路は階層構造を持たない基本バス構成と同
様であり非常に単純である。双方向バッファによりバス
容量が分割されるため高速化が可能である。また、双方
向バッファの電源電圧を他の回路よりも低くすればバス
の信号振幅だけを小さくすることができ消費電力を削減
できる。
【００１７】
【発明の効果】以上説明したように本発明のプリチャー
ジ方式バス回路は、上位データ・バスと、前記上位デー
タ・バスをプリチャージ・サイクルにて放電する第１の
プリチャージ手段と、複数の下位データ・バスと、前記
下位データ・バスの各々をプリチャ−ジ・サイクルにて
プリチャージする第２のプリチャージ手段と、前記上位
データ・バスと前記複数の下位データ・バスとをそれぞ
れ結合し、前記プリチャージ・サイクルに引き続く転送
サイクルにて双方向にデータを伝達する複数のバッファ
回路とを備えたので、回路構成が単純かつ高速のバス回
路を提供できる。また、双方向バッファの電源電圧を下
げることにより低消費電力のバス回路を提供できる。
ジ方式バス回路は、上位データ・バスと、前記上位デー
タ・バスをプリチャージ・サイクルにて放電する第１の
プリチャージ手段と、複数の下位データ・バスと、前記
下位データ・バスの各々をプリチャ−ジ・サイクルにて
プリチャージする第２のプリチャージ手段と、前記上位
データ・バスと前記複数の下位データ・バスとをそれぞ
れ結合し、前記プリチャージ・サイクルに引き続く転送
サイクルにて双方向にデータを伝達する複数のバッファ
回路とを備えたので、回路構成が単純かつ高速のバス回
路を提供できる。また、双方向バッファの電源電圧を下
げることにより低消費電力のバス回路を提供できる。
【図１】本発明によるプリチャージ方式バス回路を示す
図である。
図である。
【図２】図１で示したバス回路の動作タイミング図であ
る。
る。
【図３】プリチャージ方式バス回路の高速化を目的とし
た従来技術を示すブロック図である。
た従来技術を示すブロック図である。
【符号の説明】 １、１２ データ・バス ２、１１ プリチャージ・トランジスタ １０ 双方向バッファ
Claims (3)
- 【請求項１】 上位データ・バスと、前記上位データ・
バスをプリチャージ・サイクルにて放電する第１のプリ
チャージ手段と、複数の下位データ・バスと、前記下位
データ・バスの各々をプリチャ−ジ・サイクルにてプリ
チャージする第２のプリチャージ手段と、前記上位デー
タ・バスと前記複数の下位データ・バスとをそれぞれ結
合し、前記プリチャージ・サイクルに引き続く転送サイ
クルにて双方向にデータを伝達する複数のバッファ回路
とを備えることを特徴とするプリチャージ方式バス回
路。 - 【請求項２】 前記バッファ回路は、ドレインが電源
に、ゲートがプリチャージ制御信号に接続されている第
１のＰチャンネルＭＯＳトランジスタと、ドレインが前
記第１のトランジスタのソースに接続されている第２の
ＰチャネルＭＯＳトランジスタと、ドレインが前記第２
のトランジスタのゲートに、ゲートが前記第２のトラン
ジスタのソースに、ソースがアースに接続されている第
３のＮチャネルＭＯＳトランジスタから構成されている
ことを特徴とする請求項１に記載のプリチャージ方式バ
ス回路。 - 【請求項３】 前記バッファ回路の電源電圧の値が他の
回路の電源電圧の値より低いことを特徴とする請求項１
に記載のプリチャージ方式バス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293110A JPH06152608A (ja) | 1992-10-30 | 1992-10-30 | プリチャ−ジ方式バス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293110A JPH06152608A (ja) | 1992-10-30 | 1992-10-30 | プリチャ−ジ方式バス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152608A true JPH06152608A (ja) | 1994-05-31 |
Family
ID=17790562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4293110A Pending JPH06152608A (ja) | 1992-10-30 | 1992-10-30 | プリチャ−ジ方式バス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152608A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4867523A (en) * | 1988-10-28 | 1989-09-19 | American Telephone And Telegraph Company, At&T Bell Laboratories | Optical fiber connector including serpentine grooved member actuated by longitudinal forces |
-
1992
- 1992-10-30 JP JP4293110A patent/JPH06152608A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4867523A (en) * | 1988-10-28 | 1989-09-19 | American Telephone And Telegraph Company, At&T Bell Laboratories | Optical fiber connector including serpentine grooved member actuated by longitudinal forces |
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